[发明专利]加速矩阵乘法的装置和方法

说明书

描述了涉及执行向量乘法的方法和装置。也描述了执行向量乘法的硬件加速器。在一个实施例中，一种组合定点和浮点向量乘法电路，包括：至少一个开关，用于在第一模式和第二模式之间切换该电路，其中，在第一模式中，一组乘法器中的每个乘法器将来自第一浮点向量和第二浮点向量的相同元素位置的尾数相乘以产生对应乘积，基于由最大指数确定器确定的对应乘积的指数中的最大指数利用一组移位寄存器来移位对应乘积以产生经移位的乘积，基于来自第一浮点向量和第二浮点向量的相同元素位置的符号比特利用一组数值转换电路对经移位的乘积执行数值转换操作以产生经移位的乘积的有符号表示，利用一组加法器将经移位的乘积的有符号表示相加以产生单个乘积，并且基于最大指数利用正规化电路将单个乘积正规化为单个浮点结果，并且在第二模式中，该组乘法器中的每个乘法器将来自第一整数向量和第二整数向量的相同元素位置的值相乘以产生对应乘积，并且利用该组加法器将每个对应乘积相加以产生单个整数结果。

技术领域

本公开一般地涉及电子产品，更具体地，本公开的实施例涉及执行向量乘法的硬件加速器。

背景技术

处理器或者处理器的集合执行来自指令集的指令，例如指令集体系结构(instruction set architecture，ISA)。指令集是与编程有关的计算机体系结构的一部分，并且一般包括原生数据类型、指令、寄存器体系结构、寻址模式、存储器体系结构、中断和异常处理以及外部输入和输出(I/O)。应当注意这里的术语指令可以指宏指令，例如提供到处理器以供执行的指令，或者指微指令，例如由处理器的解码器对宏指令解码而产生的指令。

附图说明

在附图中以示例而非限制方式图示了本公开，附图中相似的标记指示类似的要素并且其中：

图1根据本公开的实施例图示了具有硬件加速器的硬件处理器。

图2根据本公开的实施例图示了硬件处理器和硬件加速器。

图3根据本公开的实施例图示了定点乘法器累加器(MAC)树电路。

图4根据本公开的实施例图示了具有多个定点乘法器累加器(MAC)树电路的定点累加器电路。

图5根据本公开的实施例图示了浮点加法器电路。

图6根据本公开的实施例图示了浮点乘法器电路。

图7根据本公开的实施例图示了浮点乘法器累加器(MAC)树电路。

图8根据本公开的实施例图示了具有多个浮点乘法器累加器(MAC)树电路的浮点累加器电路。

图9根据本公开的实施例图示了浮点矩阵乘法电路。

图10根据本公开的实施例图示了具有定点累加器电路和浮点累加器电路的定点和浮点向量乘法电路。

图11根据本公开的实施例图示了具有定点累加器电路和浮点累加器电路的四乘四定点和浮点向量乘法电路。

图12根据本公开的实施例图示了具有定点累加器电路和浮点转换电路来在累加结束时将定点转换成浮点的定点和浮点向量乘法电路。

图13A-图13C根据本公开的实施例图示了被细分成多个区段的定点和浮点向量乘法电路，其中每个区段具有其自己的最大指数。

图14A-图14C根据本公开的实施例图示了被细分成多个区段的定点和浮点向量乘法电路，其中每个区段具有其自己的最大指数并且这些区段被按指数之和来排序。

图15根据本公开的实施例图示了包括具有定点累加器电路和浮点累加器电路的舍入电路的定点和浮点向量乘法电路。

图16根据本公开的实施例图示了定点和浮点矩阵乘法电路。

图17根据本公开的实施例图示了流程图。