[发明专利]存储器及其形成方法

说明书

本发明涉及一种存储器及其形成方法，所述存储器的形成方法包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。上述方法有利于提高存储器的性能。

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器及其形成方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

3D NAND存储器，包括衬底及形成与衬底表面的存储器堆叠结构，所述存储堆叠结构内形成有贯穿至衬底表面的沟道柱结构，形成竖直排列的存储串，存储串底部为底部选择晶体管(BSG)，存储堆叠结构内还形成有贯穿至衬底的共源极接触部，所述共源极接触部底部衬底内形成有共源极掺杂区，底部选择晶体管(BSG)通过所述共源极掺杂区连接至后端互连电路。

共源极接触部(ACS)通常使用全钨填充、或者多晶硅和钨填充。但是，目前存在如下问题：全钨填充的应力太高，会导致后续制程受到很大影响；而多晶硅和钨填充虽然能够降低应力，但是由于多晶硅电阻较大，会使得共源极接触部(ACS)的电阻偏高，影响存储器性能。

发明内容

本发明所要解决的技术问题是，提供一种存储器及其形成方法，可以降低共源极接触部的应力。

本发明提供一种存储器的形成方法，包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。

本发明的技术方案还提供一种存储器的形成方法，包括：提供一存储基底，所述存储基底包括衬底、形成于所述衬底正面的存储堆叠结构，所述存储堆叠结构内形成有贯穿所述存储堆叠结构至衬底表面的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极掺杂区；对所述衬底背面进行减薄暴露出形成在衬底内的介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极掺杂区；在所述开口内填充导电层，连接所述共源极掺杂区，所述导电层作为共源极接触部。

可选的，所述衬底包括体硅层、介质层、薄硅层组层，所述介质层形成在体硅层和薄硅层之间。

可选的，所述对所述衬底背面进行减薄暴露出形成在衬底内的介质层包括：去除所述衬底中的体硅层结构，直至暴露出所述介质层。

可选的，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。

可选的，所述存储基底的形成方法包括：提供一衬底，在所述衬底正面形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层和牺牲层；形成贯穿所述初始堆叠结构至衬底表面的沟道柱结构；形成贯穿所述初始堆叠结构至衬底表面的栅线隔槽；对所述栅线隔槽底部的衬底进行掺杂，形成共源极掺杂区；沿所述栅线隔槽去除所述牺牲层；在相邻的绝缘层之间形成控制栅层；填充所述栅线隔槽，形成隔离墙。

可选的，还包括：提供电路基底，在对所述衬底背面进行减薄之前，将所述存储基底正面与所述电路基底正面键合连接。