[发明专利]模数转换器及其时钟产生电路

说明书

本发明涉及一种模数转换器及其时钟产生电路，包括级联的时钟产生模组，每一级所述时钟产生模组用于产生对应的内部时钟信号，每一级所述时钟产生模组包括延迟模块和逻辑门模块，第N级逻辑门模块的第二输入端连接前一级逻辑门模块的输出端，而逻辑门模块的输出端用于输出内部时钟，因此每一级时钟产生模组均可产生一个内部时钟信号，且内部时钟N可由内部时钟N‑1和本级时钟产生模组中延迟模块的延迟时间运算得到，利用一个外部时钟信号可产生2～N个内部时钟信号，用户可根据需求选择其中一路时钟用于模数转换器，原理简单，电路结构简单易实现，降低了系统功耗，应用于模数转换器后不会对模数转换器产生影响。

技术领域

本发明涉及微电子技术领域，特别是涉及模数转换器及其时钟产生电路。

背景技术

逐次逼近型模数转换器占据着大部分的中等至高分辨率模数转换器的市场。逐次逼近型模数转换器是一种二进制搜索算法。通常，N位逐次逼近型模数转换器需要N+2或N+3个比较周期，在前一位转换完成之前不得进入下一次转换。由于逐次逼近算法的缘故，逐次逼近型模数转换器的实际工作时钟远远大于其采样速率。

逐次逼近型模数转换器在高速应用时，需要提供一路高速高精度的时钟信号，当时钟速度超过百兆级别以后，时钟电路复杂会对系统带来较大影响，且会增大系统功耗。

发明内容

基于此，有必要针对逐次逼近型模数转换器在高速应用时时钟电路复杂影响工作系统的问题，提供一种模数转换器及其时钟产生电路。

一种时钟产生电路，包括级联的时钟产生模组，每一级所述时钟产生模组用于产生对应的内部时钟信号，每一级所述时钟产生模组包括延迟模块和逻辑门模块；

第N级延迟模块的输出端连接第N+1级延迟模块的输入端，其中，第一级延迟模块的输入端用于输入外部时钟信号，所述外部时钟信号的频率低于所述内部时钟信号的频率；

各所述逻辑门模块均包括第一输入端、第二输入端和输出端，第N级逻辑门模块的第一输入端连接所述第N级延迟模块的输出端，所述第N级逻辑门模块的第二输入端连接第N-1级逻辑门模块的输出端，所述第N级逻辑门模块的输出端用于输出第N个内部时钟信号，其中N大于等于2；

第一级逻辑门模块的第一输入端用于输入所述外部时钟信号，第二输入端连接所述第一级延迟模块的输出端。

在其中一个实施例中，各所述延迟模块均包括延迟单元，其中，

第一级延迟模块包括第一个延迟单元；

第N级延迟模块包括第2N-2个延迟单元和第2N-1个延迟单元，且N大于等于2；

各所述延迟单元的输出端连接下一个延迟单元的输入端，所述第一个延迟单元的输入端用于输入外部时钟信号。

在其中一个实施例中，第一级逻辑门模块包括第一个异或门，所述第一个异或门的第一输入端连接所述第一个延迟单元的输入端，所述第一个异或门的第二输入端连接所述第一个延迟单元的输出端，所述第一个异或门的输出端用于输出第一个内部时钟信号。

在其中一个实施例中，第N级逻辑门模块包括第N个异或门和第N-1个或门，所述第N-1个或门的输出端即为所述第N级逻辑模块的输出端，用于输出第N个内部时钟信号；

所述第N个异或门的第一输入端连接所述第2N-2个延迟单元的输出端，所述第N个异或门的第二输入端连接所述第2N-1个延迟单元的输出端，所述第N-1个或门的第一输入端连接所述第N个异或门的输出端，所述第N-1个或门的第二输入端连接前一级所述逻辑模块的输出端，其中，N大于等于2。

在其中一个实施例中，各所述延迟单元均包括至少一个反相器，通过配置所述反相器的数量调节所述延迟单元的延迟时间。