[发明专利]半导体存储装置

说明书

实施方式提供一种半导体存储装置。实施方式的半导体存储装置具备：第1单元配线层，在第1方向上延伸的第1单元配线在第2方向上多条排列设置而成；第2单元配线层，在第2方向上延伸的第2单元配线在第1方向上多条排列设置而成，且与多个第1单元配线层交替积层；单元阵列，具有形成在第1单元配线层与第2单元配线层的交叉部分的多个存储单元；第1接点，在接线区域连接于奇数层的第1单元配线；第2接点，在接线区域连接于偶数层的第1单元配线；配线层，与第1接点连接的第1连接配线和与第2接点连接的第2连接配线彼此分离地设置于同一层而成；第1驱动电路，与第1连接配线电连接；以及第2驱动电路，与第2连接配线电连接。

[相关申请]

本申请享有以日本专利申请2018-174787号(申请日：2018年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置的一例，已知有将位线与字线交替积层的交叉点型半导体存储器。这种半导体存储器中设置有用来将存储单元电连接于驱动电路(选择电路及非选择电路)的配线层。

发明内容

本发明的实施方式提供一种能够减少将存储单元电连接于驱动电路的配线层的层数的半导体存储装置。

一实施方式的半导体存储装置具备：第1单元配线层，在第1方向上延伸的第1单元配线在与第1方向正交的第2方向上多条排列设置而成；第2单元配线层，在第2方向上延伸的第2单元配线在第1方向上多条排列设置而成，且与多个第1单元配线层交替积层；单元阵列，具有形成在多个第1单元配线层与多个第2单元配线层的交叉部分的多个存储单元；第1接点，在位于单元阵列外侧的接线区域，连接于奇数层的第1单元配线；第2接点，在接线区域，连接于偶数层的第1单元配线；配线层，与第1接点连接的第1连接配线和与第2接点连接的第2连接配线彼此分离地设置在同一层而成；第1驱动电路，与第1连接配线电连接；以及第2驱动电路，与第2连接配线电连接。

附图说明

图1是第1实施方式的半导体存储装置的概略俯视图。

图2是第1实施方式的半导体存储装置的一部分的概略剖视图。

图3是以阶层的方式表示第1实施方式的半导体存储装置的俯视图。

图4是以阶层的方式表示第1比较例的半导体存储装置的俯视图。

图5(a)是表示接点的另一布局的俯视图，(b)是表示接点的又一布局的俯视图。

图6是概略表示第2实施方式的半导体存储装置的剖面构造的图。

图7是概略表示第2比较例的半导体存储装置的剖面构造的图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。下述实施方式并不限定本发明。

(第1实施方式)

图1是第1实施方式的半导体存储装置的概略俯视图。另外，图2是第1实施方式的半导体存储装置的一部分的概略剖视图。本实施方式的半导体存储装置1是将位线与字线交替积层的交叉点型半导体存储器。

半导体存储装置1中设置有单元阵列10。如图2所示，单元阵列10具有多个存储单元11。各存储单元11形成在单元配线20与单元配线30的交叉部分。

单元配线20作为在X方向上延伸的位线发挥功能。另一方面，单元配线30作为在与X方向正交的Y方向上延伸的字线发挥功能。在本实施方式中，单元配线20相当于第1单元配线，单元配线30相当于第2单元配线。但是，也可以是单元配线20相当于第2单元配线，单元配线30相当于第1单元配线的构成。