[发明专利]包括乘累加模块的芯片、终端及控制方法

权利要求书

1.一种包括乘累加模块的芯片，其特征在于，所述芯片中包括乘累加模块；所述乘累加模块包括：用于输入乘法数的第一输入端和第二输入端、用于输入加法数的上级输入端、用于选择定点计算模式或浮点计算模式的模式选择端和模块输出端；

所述乘累加模块还包括：定点通用单元、浮点专用单元和输出选择单元；

所述定点通用单元与所述第一输入端、所述第二输入端、所述上级输入端和所述模式选择端分别相连，所述定点通用单元的定点输出端分别与所述输出选择单元以及所述浮点专用单元相连；

所述浮点专用单元与所述第一输入端、所述第二输入端、所述上级输入端、所述定点输出端和所述模式选择端分别相连，所述浮点专用单元的浮点输出端与所述输出选择单元相连；

所述输出选择单元，用于在所述模式选择端所指示的计算模式为定点计算模式时，将所述定点输出端与模块输出端导通；在所述计算模式为浮点计算模式时，将所述浮点输出端与所述模块输出端导通。

2.根据权利要求1所述的芯片，其特征在于，

在所述计算模式为所述定点计算模式时，所述定点通用单元用于将所述第一输入端输入的第一操作数和所述第二输入端输入的第二操作数相乘后与所述上级输入端输入的第三操作数累加，从所述定点输出端输出定点运算结果；

在所述计算模式为所述浮点计算模式时，所述定点通用单元用于对所述第一输入端输入的所述第一操作数和所述第二输入端输入的第二操作数进行浮点乘累加运算中的乘法部分计算，从所述定点输出端输出第一中间结果；所述浮点专用单元用于将所述第一输入端输入的所述第一操作数、所述第二输入端输入的所述第二操作数、所述上级输入端输入的所述第三操作数和所述定点输出端输入的所述第一中间结果进行所述浮点乘累加运算中的加法部分运算后，从所述浮点输出端输出浮点运算结果。

3.根据权利要求2所述的芯片，其特征在于，所述浮点专用单元包括：第一加法器、第二加法器、第三加法器、移位单元、搜索单元和浮点结果输出单元；

所述第一加法器的输入端与所述定点通用单元的输出端、所述上级输入端分别相连，所述第二加法器的输入端与所述定点通用单元的所述定点输出端、所述上级输入端、所述移位单元的输出端分别相连，所述第三加法器的输入端与所述定点通用单元的输出端、所述搜索单元的输出端分别相连；

所述移位单元的输入端与所述第一加法器的输出端、所述第二加法器的输出端分别相连，所述搜索单元的输入端与所述第二加法器的输出端、所述第三加法器的输出端分别相连，所述浮点结果输出单元与所述第二加法器的输出端、所述搜索单元的输出端分别相连。

4.根据权利要求3所述的芯片，其特征在于，所述第一操作数、所述第二操作数和所述第三操作数为浮点数，所述浮点数包括指数部分和小数部分；

所述定点通用单元，用于将所述第一操作数的小数部分和所述第二操作数的小数部分相乘，得到所述第一中间结果；还用与将所述第一操作数指数部分与所述第二操作数的指数部分相加，得到第一指数和；

所述第一加法器，用于将所述第一指数和与所述第三操作数的指数部分的负值相加，得到第二指数和；

所述移位单元，用于根据所述第二指数和得到移位对象和移位位数，所述移位对象是所述第一中间结果或者所述第三操作数的小数部分；当所述移位对象是所述第一中间结果时，根据所述移位位数对所述第一中间结果移位得到所述移位后的第一中间结果；或者，当所述移位对象是所述第三操作数的小数部分时，根据所述移位位数对所述第三操作数的小数部分移位得到所述移位后的所述第三操作数的小数部分；

所述第二加法器，用于当所述移位对象是所述第一中间结果时，将移位后的第一中间结果与所述第三操作数的小数部分相加得到小数和；或者，当所述移位对象是所述第三操作数的小数部分时，将所述第一中间结果与移位后的所述第三操作数的小数部分相加得到所述小数和；

所述搜索单元，用于根据所述小数和得到小数结果、以及计算得到指数的相对偏移值，并从所述第三加法器得到浮点结果的指数结果；

所述第三加法器，用于将所述相对偏移值与所述第一指数和相加，得到所述指数结果；

所述浮点结果输出单元，用于根据所述小数和的符号位确定所述浮点结果的符号位；将所述浮点结果的符号位、所述小数结果和所述指数结果拼接在一起生成所述浮点运算结果。