[发明专利]FPGA加速卡传输性能测试方法、装置及设备和介质

说明书

本申请公开了一种FPGA加速卡传输性能测试方法、装置及电子设备和计算机可读存储介质，该方法包括：获取传输完成的第一数据包和第二数据包；确定第一数据包的第一周期计数、第一帧计数和第二数据包的第二周期计数、第二帧计数；周期计数为数据包发送时FPGA的时钟周期计数，帧计数为标识数据包发送序列的计数；利用第一周期计数、第一帧计数、第二周期计数、第二帧计数，以及单位数据大小、时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。本申请利用传输完成的数据包对应的周期计数以及帧计数，确定单位时间内单位数据传输量，得到用于表征FPGA加速卡传输性能的第一传输性能指标，实现了对加速卡传输性能的测试。

技术领域

本申请涉及计算机技术领域，更具体地说，涉及一种FPGA加速卡传输性能测试方法、装置及一种电子设备和一种计算机可读存储介质。

背景技术

FPGA异构加速卡为大规模数据计算提供加速能力，其一般部署在主机服务器端，通过PCIE接口与主机进行数据交互，当有需要加速的任务时，主机端通过PCIE接口利用DMA技术将数据传输给加速卡，加速卡对数据进行处理后，将结果返回给主机端。上述加速过程中PCIE及DMA的数据传输速度会对整个加速的效率产生直接影响，因此，在FPGA异构加速卡前期开发和调试过程中，需要对PCIE的DMA传输性能进行测试，以期能达到理论传输速度。

因此，如何对传输性能进行测试是本领域技术人员需要解决的问题。

发明内容

本申请的目的在于提供一种FPGA加速卡传输性能测试方法、装置及一种电子设备和一种计算机可读存储介质，实现了对FPGA加速卡传输性能的测试。

为实现上述目的，本申请提供了一种FPGA加速卡传输性能测试方法，包括：

获取传输完成后的第一数据包和第二数据包；

确定所述第一数据包的第一周期计数、第一帧计数和所述第二数据包的第二周期计数、第二帧计数；其中，所述周期计数为数据包发送时对应的FPGA的时钟周期计数，所述帧计数为标识当前数据包发送序列的计数；

利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，得到第一传输性能指标。

可选的，所述利用所述第一周期计数、所述第一帧计数、所述第二周期计数、所述第二帧计数，以及每帧的单位数据大小、FPGA的时钟周期，确定单位时间内的单位数据传输量，包括：

利用所述第一周期计数、所述第二周期计数以及所述时钟周期确定数据传输时间；

利用所述第一帧计数、所述第二帧计数以及所述单位数据大小确定数据传输总量；

利用所述数据传输时间和所述数据传输总量确定所述单位数据传输量。

可选的，所述利用所述第一周期计数、所述第二周期计数以及所述时钟周期确定数据传输时间，包括：

利用所述时钟周期、所述第一周期计数和所述第二周期计数，基于时间计算公式确定数据传输时间；其中，所述时间计算公式为：

transfer_time＝(dma_cnt_now-dma_cnt_pre)*T；

其中，transfer_time为所述数据传输时间；dma_cnt_now为所述第一周期计数；dma_cnt_pre为所述第二周期计数；T为所述时钟周期。

可选的，所述利用所述第一帧计数、所述第二帧计数以及所述单位数据大小确定数据传输总量，包括：

利用所述第一帧计数、所述第二帧计数以及所述单位数据大小，基于传输计算公式确定数据传输总量；其中，所述传输计算公式为：