[发明专利]具有超级芯片删除恢复的存储器系统及其操作方法

说明书

本发明提供了生成关于芯片删除奇偶校验的码的装置和方法，在该芯片删除奇偶校验中，使用针对改进的数据解码的可变节点度信息生成并缩短码。在一方面，存储器控制器包括：编码器，被配置成：构造D个数据位和P个奇偶校验位的第一码，确定第一码中的不同可变度节点的数量L和可变度节点中的每一个的数据位的数量，并且基于所确定的第一码中的可变度节点的数量以及可变度节点中的每一个的数据位的数量来构造第二码，第二码比第一码短。

相关申请的交叉引用

本申请要求于2018年1月8日提交的申请号为62/614,839的美国临时申请的权益，其全部内容通过引用并入本文。

技术领域

本公开的实施例涉及一种具有生成芯片删除(chip-kill)奇偶校验的方案的存储器系统及操作这种存储器系统的方法。

背景技术

计算机环境范例已经转变成可以被随时随地使用的普适计算系统。因此，诸如移动电话、数码相机以及笔记本电脑的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。

由于使用存储器装置的数据存储装置不具有移动部件，因此它们提供优良的稳定性、耐用性、高信息访问速度以及低功耗。具有这些优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态硬盘(SSD)。

SSD可包括闪速存储器组件和控制器，该控制器包括将闪速存储器组件桥接至SSD输入/输出(I/O)接口的电子器件。SSD控制器可包括执行诸如固件的功能组件的嵌入式处理器。SSD功能组件通常是特定于装置的，并且在大多数情况下可被更新。

两种主要类型的闪速存储器以NAND和NOR逻辑门命名。各闪速存储器单元表现出与其对应的门类似的内部特性。NAND型闪速存储器可以通常远小于整个存储器空间的块(或页面)被写入和读取。NOR型闪速存储器使单个机器字(字节)写入到擦除位置或被独立读取。NAND型闪速存储器主要在存储卡、USB闪速驱动器、固态硬盘(SSD)和类似产品中操作用于一般的数据存储和传送。

例如，NAND型闪速存储器可应用各种错误校正码中的任何一种来校正数据中的错误。一种这样的错误校正码是低密度奇偶校验码(LDPC)，该LDPC是用于恢复数据中相对大量错误的高级错误码。在这样的背景下提出了本发明的实施例。

发明内容

本发明的方面包括存储器系统以及该存储器系统的诸如存储器控制器的组件。在一个方面，存储器控制器包括：编码器，被配置成构造D个数据位和P个奇偶校验位的第一码，确定第一码中的不同可变度节点的数量L和可变度节点中的每一个的数据位的数量，并且基于所确定的第一码中的可变度节点的数量以及可变度节点中的每一个的数据位的数量来构造第二码，第二码比第一码短。

本发明的另一方面包括方法，特别是操作存储器系统以及该存储器系统的诸如存储器控制器的组件的方法。在一个方面，一种操作存储器控制器的方法包括：构造D个数据位和P个奇偶校验位的第一码；使用D个数据位和P个奇偶校验位的第一码解码超级块中的每个字线；识别利用第一码解码失败的每个字线(失败的字线)；确定第一码中的不同可变度节点的数量L和可变度节点中的每一个的数据位的数量；基于所确定的第一码中的可变度节点的数量以及可变度节点中的每一个的数据位的数量来构造第二码，第二码比第一码短；并且使用第二码解码每个失败的字线。

在本发明的又一方面，一种存储器控制器包括编码器和解码器。编码器构造D个数据位和P个奇偶校验位的第一码，并且基于确定的第一码中的可变度节点的数量以及可变度节点中的每一个的数据位的数量来构造第二码，第二码比第一码短。解码器使用第一码解码超级块中的每个字线，识别利用第一码解码失败的每个字线(失败的字线)，并且使用第二码解码每个失败的字线。

根据以下描述，本发明的其它方面将变得显而易见。