[发明专利]时钟分配

权利要求书

1.一种时钟分配电路，包括：

多个第一缓冲器和多个第二缓冲器，所述第一缓冲器和所述第二缓冲器是反相缓冲器；以及

控制电路，其被配置成生成第一控制信号、第二控制信号、第三控制信号和第四控制信号，

其中：

所述第一缓冲器均包括上拉电路和下拉电路，所述上拉电路包括用于通过所述第一控制信号进行体电压控制而连接的一个或更多个上拉晶体管，所述下拉电路包括用于通过所述第二控制信号进行体电压控制而连接的一个或更多个下拉晶体管；

所述第二缓冲器均包括上拉电路和下拉电路，所述上拉电路包括用于通过所述第三控制信号进行体电压控制而连接的一个或更多个上拉晶体管，所述下拉电路包括用于通过所述第四控制信号进行体电压控制而连接的一个或更多个下拉晶体管；

所述第一缓冲器中的一个和所述第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；

所述第一缓冲器中的另一个和所述第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿所述传播方向传播时钟信号的第二时钟路径；并且

所述控制电路被配置成将所述第一控制信号至所述第四控制信号中的至少一个控制为可变信号。

2.根据权利要求1所述的时钟分配电路，其中，所述控制电路被配置成独立于所述第三控制信号来控制所述第一控制信号，或者独立于所述第四控制信号来控制所述第二控制信号，或者独立于所述第三控制信号来控制所述第一控制信号并且独立于所述第四控制信号来控制所述第二控制信号。

3.根据权利要求1或2所述的时钟分配电路，其中，所述控制电路被配置成将所述第一控制信号至所述第四控制信号中的至少两个控制为可变信号，或者将所述第一控制信号至所述第四控制信号中的至少三个控制为可变信号，或者将所述第一控制信号至所述第四控制信号中的每一个控制为可变信号。

4.根据前述权利要求中任一项所述的时钟分配电路，其中：

在所述第一缓冲器对和所述第二缓冲器对中，所述第二缓冲器在所述传播方向上串联连接在所述第一缓冲器之后；并且

所述第一缓冲器对与所述第二缓冲器对串联连接，使得所述第一时钟路径和所述第二时钟路径是同一组合时钟路径的一部分。

5.根据权利要求4所述的时钟分配电路，其中，所述控制电路被配置成：

将所述第一控制信号至所述第四控制信号中的任意单独一个控制为可变信号，来以第一量控制沿所述组合时钟路径传播的时钟信号的占空比；或者

一起控制所述第一控制信号和所述第四控制信号，或者一起控制所述第二控制信号和所述第三控制信号，来以大于所述第一量的第二量控制沿所述组合时钟路径传播的时钟信号的占空比；或者

一起控制所述第一控制信号和所述第二控制信号，或者一起控制所述第三控制信号和所述第四控制信号，来以第三量控制沿所述组合时钟路径传播的时钟信号的转换速率。

6.根据权利要求1至3中任一项所述的时钟分配电路，其中：

在所述第一缓冲器对中，所述第二缓冲器在所述传播方向上串联连接在所述第一缓冲器之后；

在所述第二缓冲器对中，所述第一缓冲器在所述传播方向上串联连接在所述第二缓冲器之后；并且

所述第一时钟路径和所述第二时钟路径彼此并行地布置，并且被连接成在所述传播方向上并行地传播互补时钟信号。