[发明专利]时钟分配

说明书

本发明涉及时钟分配。时钟分配电路包括：多个第一缓冲器和多个第二缓冲器，第一缓冲器和第二缓冲器是反相缓冲器；以及控制电路，被配置成生成第一、第二、第三和第四控制信号，其中：第一缓冲器均包括上拉电路和下拉电路；第二缓冲器均包括上拉电路和下拉电路；第一缓冲器中的一个和第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；第一缓冲器中的另一个和第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿传播方向传播时钟信号的第二时钟路径；并且控制电路被配置成将第一控制信号至第四控制信号中的至少一个控制为可变信号。

技术领域

本发明涉及时钟分配电路和相关联的方法。

具体地，本发明涉及例如用于在对时钟信号的特性要求非常精确的电路中使用的时钟分配(或传输)电路。这样的电路可以实现为例如在IC芯片上的集成电路。

背景技术

在这样的电路中，一个或更多个时钟信号可以从一个电路级(例如时钟源)分配或传输至另一电路级(例如，时钟电路，如ADC或DAC电路)。这样的时钟电路可以例如要求一个或更多个时钟信号非常准确，使得其操作也可以非常准确。

随着这样的时钟电路的速度增加，并且因此它们采用的时钟信号的速度增加，加上半导体器件尺寸的相应小型化，以及对减少能耗的关注增加，在准确地并且以低电力操作这样的时钟电路方面存在不断增长的压力。这给为时钟电路提供其时钟信号的时钟分配电路带来了很大的负担。

发明内容

根据上述内容，期望提供改进的时钟分配电路。

根据本发明的第一方面的实施方式，提供了一种时钟分配电路，包括：多个第一缓冲器和多个第二缓冲器，第一缓冲器和第二缓冲器是反相缓冲器；以及控制电路，被配置成生成第一、第二、第三和第四控制信号，其中：第一缓冲器均包括上拉电路和下拉电路，该上拉电路包括用于通过第一控制信号进行体电压控制而连接的一个或更多个上拉晶体管，该下拉电路包括用于通过第二控制信号进行体电压控制而连接的一个或更多个下拉晶体管；第二缓冲器均包括上拉电路和下拉电路，该上拉电路包括用于通过第三控制信号进行体电压控制而连接的一个或更多个上拉晶体管，该下拉电路包括用于通过第四控制信号进行体电压控制而连接的一个或更多个下拉晶体管；第一缓冲器中的一个和第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；第一缓冲器中的另一个和第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿传播方向传播时钟信号的第二时钟路径；并且控制电路被配置成将第一控制信号至第四控制信号中的至少一个控制为可变信号。

这样的电路能够例如动态地调整所述时钟信号的占空比。这样的电路还能够调整所述时钟信号的转换。这样的电路还能够调整所述时钟信号的延迟。这样的电路还能够调整两个所述时钟信号之间的交叉点。这样的电路可以仅利用四个独立地可控制的控制信号来执行以上所有的调整。由于可以减少电路上的处理负担，并且还可以减小电路的尺寸，因此期望少量的控制信号。这样的调整可以随着时间的推移而执行，例如，用于利用所述时钟信号的系统的校准，并且也可以用于补偿例如电压或温度变化。控制缓冲器的晶体管的体电压而不是控制缓冲器的输入的DC电平具有以下优点：控制信号中的任何噪声通过Gmb而不是通过Gm传输，(例如，其导致输入参考噪声减少大约十倍)，从而导致了缓冲器的输出处的抖动减少。

控制电路可以被配置成独立于第三控制信号来控制第一控制信号，或者独立于第四控制信号来控制第二控制信号，或者独立于第三控制信号控制第一控制信号并且独立于第四控制信号控制第二控制信号，在该意义上两个所述控制信号不必相同。例如，一个所述控制信号可以被控制为是可变的，而另一所述控制信号可以被控制成具有非可变的电压电平，或者两个所述控制信号可以被控制为是可变的，但是它们可以独立于彼此而变化。