[发明专利]时钟分配电路

说明书

一种被配置成用于占空比控制的时钟分配电路，该电路包括：多个缓冲器，其沿具有输入节点和输出节点的时钟路径串联连接，每个缓冲器具有输入端子和输出端子，输入端子经由相应的AC耦合电容器连接至时钟路径，并且时钟路径被配置成在输入节点处接收输入时钟信号并在输出节点处对输出时钟信号进行输出，输出时钟信号具有输出占空比；以及控制电路，其被连接成将DC偏置信号施加到多个缓冲器中的每一个的输入端子，其中，该控制电路被配置成：获得指示输出占空比的测量信号；并且基于测量信号与参考信号之间的差来控制DC偏置信号，以控制输出占空比。

技术领域

本发明涉及时钟分配电路和相关联的方法，并且具体地涉及被配置成用于占空比控制的时钟分配电路。

背景技术

具体地，本发明涉及例如在时钟信号的属性特别是时钟信号的占空比方面要求很高的精度的电路中(例如，在使用时钟信号的两个边沿而不是两个边沿中的仅一个来降低功耗的DAC电路中)使用的时钟分配电路。这种时钟分配(或传输)电路可以实现为(例如，在IC芯片上的)集成电路。

在这种电路中，一个或更多个时钟信号可以从一个电路级(例如，时钟源)分配或传输到另一个电路级(例如，诸如ADC或DAC电路的时钟电路)。例如，这种时钟电路可能要求一个或更多个时钟信号非常准确，使得其操作也可以非常准确。

随着这种时钟电路的速度增长，因此它们采用的时钟信号增长，加上半导体装置尺寸的相应小型化，以及对降低能耗的日益关注，准确地且低功率地操作这种时钟电路的压力越来越大。这对为时钟电路提供其时钟信号的时钟分配电路带来了很大的负担。

鉴于上述情况，期望提供改进的时钟分配电路。

发明内容

根据本发明的第一方面的实施方式，提供了被配置成用于占空比控制的时钟分配电路，该电路包括：多个缓冲器，其沿具有输入节点和输出节点的时钟路径串联连接，缓冲器中的每一个具有输入端子和输出端子，输入端子经由相应的AC耦合电容器连接至时钟路径，并且时钟路径被配置成在输入节点处接收输入时钟信号并在输出节点处对输出时钟信号进行输出，输出时钟信号具有输出占空比；以及控制电路，其被连接成将DC偏置信号(经由高阻抗部件)施加到多个缓冲器中的每一个的输入端子，其中，控制电路被配置成：获得指示输出占空比的测量信号；并且基于测量信号与参考信号之间的差来控制DC偏置信号，以控制输出占空比。

这种电路使得时钟信号的占空比能够被控制，即，被调整，从而使得可以被提供至其他电路的时钟信号的占空比被修正到一定的需求精度内。可以在被提供时钟信号的电路的操作期间执行这种占空比控制/调整。

控制电路可以包括低通滤波器电路，该低通滤波器电路被配置成接收输出时钟信号或从时钟路径接收另一时钟信号并且输出测量信号，该测量信号指示输出时钟信号的DC电平。

参考信号可以指示目标占空比，并且控制电路可以被配置成控制DC偏置信号以使输出占空比接近或达到目标占空比。

缓冲器可以是反相缓冲器，每个缓冲器是输出与时钟路径的输入时钟信号相比被反相的时钟信号的第一缓冲器，或者是输出与时钟路径的输入时钟信号相比未被反相的时钟信号的第二缓冲器。

多个缓冲器可以是第一多个缓冲器，时钟路径可以是第一时钟路径，输入节点可以是第一输入节点，输出节点可以是第一输出节点，输出占空比可以是第一输出占空比并且测量信号可以是第一测量信号；时钟分配电路可以包括：沿具有第二输入节点和第二输出节点的第二所述时钟路径串联连接的第二所述多个缓冲器，第二时钟路径被配置成在第二输入节点处接收第二输入时钟信号并在第二输出节点处输出第二输出时钟信号，第二输出时钟信号具有第二输出占空比；控制电路可以被连接成将DC偏置信号施加到第二多个缓冲器的每一个的输入端子；并且控制电路可以被配置成获得指示第二输出占空比的第二测量信号，并且基于第一测量信号与第二测量信号之间的差来控制DC偏置信号，以便控制第一输出占空比和第二输出占空比，该第二测量信号是所述参考信号。