[发明专利]配置为表现绝缘体上半导体行为的块状半导体衬底及其制备方法

说明书

本文公开了配置为表现出绝缘体上半导体(SOI)行为的块状半导体衬底，以及相应的制造方法。被配置为表现出SOI行为的示例性块状衬底包括限定块状衬底的沟道区域的第一隔离沟槽和限定包括沟道区域的有源区域的第二隔离沟槽。第一隔离沟槽包括第一隔离沟槽部分和设置在第一隔离沟槽部分上方的第二隔离沟槽部分。第一隔离材料填充第一隔离沟槽部分，并且外延材料填充第二隔离沟槽部分。外延材料设置在第一隔离材料上。第二隔离材料填充第二隔离沟槽。在第一隔离沟槽和沟道区域下面的块状衬底的一部分被配置为具有比块状衬底更高的电阻。本发明实施例涉及配置为表现绝缘体上半导体行为的块状半导体衬底。

技术领域

本发明实施例涉及配置为表现绝缘体上半导体行为的块状半导体衬底。

背景技术

集成电路(IC)工业经历了指数式增长。IC材料和设计中的技术进步已经产生了几代IC，其中每一代IC都具有比上一代IC更小和更复杂的电路。在IC演变过程中，功能密度(即，每芯片面积上互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

这种按比例缩小也增加了处理和制造IC的复杂性。例如，随着更多IC 器件、电路和/或具有多种功能的系统被密集地封装到单个衬底中以满足先进IC技术节点的需求，串扰已成为重大挑战。通常，串扰源于同一衬底上的IC器件和/或IC组件之间的电容，电感和/或导电耦合。已经实施了绝缘体上半导体(SOI)技术以改善隔离并抑制IC器件和/或IC组件之间的串扰。在SOI技术中，IC器件制造在半导体-绝缘体-半导体衬底上，例如硅- 氧化物-硅衬底，而不是块状半导体衬底。然而，SOI衬底非常昂贵，使得在SOI衬底上大量制造IC器件成本过高。因此，需要替代的有成本效益的方法来隔离IC器件和/或抑制IC器件之间的串扰。

发明内容

根据本发明的一些实施例，提供了一种集成电路器件，包括表现出绝缘体上半导体行为的块状衬底，所述集成电路器件包括：沟道区域，限定在所述块状衬底中，其中，所述沟道区域具有设置在第二部分上方的第一部分，并且进一步地，其中：所述第一部分设置在外延源极/漏极部件之间，所述外延源极/漏极部件设置在所述块状衬底中，第二部分由设置在所述块状衬底中的第一隔离部件限定，其中，所述外延源极/漏极部件设置在所述第一隔离部件上，并且所述沟道区域的厚度等于所述第一隔离部件的厚度与所述外延源极/漏极部件的厚度之和；第二隔离部件，设置在所述块状衬底中，其中，所述第二隔离部件限定有源区域，所述有源区域包括设置在所述外延源极/漏极部件之间的沟道区域的第一部分；以及其中，位于所述第一隔离部件和所述沟道区域下面的所述块状衬底的部分的电阻大于所述块状衬底的电阻。

根据本发明的另一些实施例，还提供了一种绝缘体上半导体类结构，包括：块状衬底；双隔离结构，包括：第一隔离沟槽，限定在所述块状衬底中，其中，所述第一隔离沟槽被配置为限定所述块状衬底的沟道区域，所述第一隔离沟槽包括第一隔离沟槽部分和设置在所述第一隔离沟槽部分上方的第二隔离沟槽部分，和：第一隔离材料，填充所述第一隔离沟槽的第一隔离沟槽部分；和外延材料，填充所述第一隔离沟槽的第二隔离沟槽部分，其中，所述外延材料设置在所述第一隔离材料上，和第二隔离沟槽，限定在所述块状衬底中，其中，所述第二隔离沟槽限定包括所述沟道区域的有源区域，并且其中第二隔离材料填充所述第二隔离沟槽；以及非晶层，设置在位于所述第一隔离沟槽和所述沟道区域下面的所述块状衬底中，其中，所述非晶层的电阻大于所述块状衬底的电阻。

根据本发明的另一些实施例，还提供了一种用于制造集成电路器件的方法，使得所述集成电路器件的块状衬底表现出绝缘体上半导体行为，所述方法包括：在块状衬底中形成第一隔离沟槽，其中，所述第一隔离沟槽限定所述块状衬底的沟道区域；增加位于所述块状衬底的所述第一隔离沟槽和所述沟道区域下面的所述块状衬底的部分的电阻；用第一绝缘体材料填充所述第一隔离沟槽的第一部分；用半导体材料填充所述第一隔离沟槽的第二部分；在所述块状衬底中形成第二隔离沟槽，其中，所述第二隔离沟槽限定包括所述沟道区域的有源区域；以及用第二绝缘体材料填充所述第二隔离沟槽。

附图说明