[发明专利]改善分栅式闪存性能的方法有效
申请号: | 201910060168.4 | 申请日: | 2019-01-22 |
公开(公告)号: | CN109768044B | 公开(公告)日: | 2021-08-06 |
发明(设计)人: | 徐杰;李志国;黄冲;胡海天 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L27/11521 | 分类号: | H01L27/11521;H01L27/11526;H01L27/11531 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 屈蘅 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 改善 分栅式 闪存 性能 方法 | ||
1.一种改善分栅式闪存性能的方法,其特征在于,包括以下步骤:提供一半导体衬底,所述半导体衬底上形成有并列排布的多个分栅式闪存单元,所述多个分栅式闪存单元之间形成有间隙,每个所述分栅式闪存单元包括在所述半导体衬底中设置的源极区和分别位于所述源极区两侧的两个漏极区,所述半导体衬底上对应于同一所述分栅式闪存单元的所述源极区和所述漏极区之间形成有字线;形成第一介质层,述第一介质层填充所述间隙并覆盖所述字线,并且,通过调节所述第一介质层的形成温度以减小所述第一介质层对所述字线形成的压应力,所述第一介质层包括硅氧化物层,形成所述硅氧化物层的温度为300℃~450℃。
2.如权利要求1所述的改善分栅式闪存性能的方法,其特征在于,所述硅氧化物层的材料包括未掺杂硅玻璃。
3.如权利要求1所述的改善分栅式闪存性能的方法,其特征在于,形成所述硅氧化物层的方法是高密度等离子体化学气相沉积。
4.如权利要求1所述的改善分栅式闪存性能的方法,其特征在于,所述字线包括朝向远离所述半导体衬底一侧的顶表面和朝向所述间隙一侧的侧表面,所述第一介质层还包括氮化硅层,所述氮化硅层覆盖于所述字线的顶表面和侧表面,所述硅氧化物层覆盖于所述氮化硅层的表面。
5.如权利要求4所述的改善分栅式闪存性能的方法,其特征在于,所述氮化硅层的厚度为100Å~1000Å,所述硅氧化物层的厚度为500Å~5000Å。
6.如权利要求1至5任一项所述的改善分栅式闪存性能的方法,其特征在于,在形成所述第一介质层之前,还包括以下步骤:在对应所述间隙的所述半导体衬底表面形成金属硅化物层,所述第一介质层覆盖所述金属硅化物层。
7.如权利要求1至5任一项所述的改善分栅式闪存性能的方法,其特征在于,在形成所述第一介质层之后,还包括:形成第二介质层,所述第二介质层覆盖所述第一介质层并填满所述间隙。
8.如权利要求1至5任一项所述的改善分栅式闪存性能的方法,其特征在于,每个所述分栅式闪存单元还包括沿所述半导体的衬底表面依次形成的浮栅氧化层和浮栅多晶硅层,在对应所述源极区的所述半导体衬底上形成有源线,所述浮栅氧化层和浮栅多晶硅层与所述源线之间形成有侧墙,所述浮栅氧化层和浮栅多晶硅层与所述字线之间形成有隧穿氧化层。
9.如权利要求1至5任一项所述的改善分栅式闪存性能的方法,其特征在于,所述半导体衬底为P型衬底,所述源极区和所述漏极区均为N型掺杂。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的