[发明专利]改善分栅式闪存性能的方法

说明书

本发明涉及一种改善分栅式闪存性能的方法，包括以下步骤：在半导体衬底上形成并列排布的多个分栅式闪存单元，所述多个分栅式闪存单元之间形成有间隙，每个所述分栅式闪存单元包括在所述半导体衬底中设置的源极区和分别位于所述源极区两侧的两个漏极区，所述半导体衬底上对应于同一所述分栅式闪存单元的所述源极区和所述漏极区之间形成有字线；第一介质层填充间隙并覆盖字线，通过调节第一介质层的形成温度以减小所述字线所受的压应力。本发明通过通过调节第一介质层的形成温度以减小所述字线所受的压应力，有利于改善分栅式闪存的擦除操作以及编程操作的工艺窗口，从而提高分栅式闪存单元内沟道中电子的迁移率，提高分栅式闪存的性能。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种改善分栅式闪存性能的方法。

背景技术

在过去的十几年之间，现有技术通常利用缩减闪存单元尺寸的方式改善集成电路中闪存的操作速度、效能表现以及成本等。

在快闪存储器中，分栅式闪存利用源端热电子注入进行编程，具有较高的编程效率，在擦写性能上，可以有效地避免叠栅闪存的过擦除问题，因而得到了广泛地应用。然而，在分栅式闪存的制造工艺中，有两种失效情形仍会影响分栅式闪存的性能。一种是擦除失效，指的是闪存单元在进行擦除操作后单元电流Ir1过低达不到状态“1”的判定标准而产生的失效，另一种是编程失效，指的是指芯片在进行编程操作后的读取电流Ir0过高而达不到状态“0”的判定标准所引起的失效。因此，性能优越的分栅式闪存具有较高的擦除后电流Ir1，和较低的编程后电流Ir0，基于MOS晶体管的基本特性，Ir1对应于MOS晶体管的沟道饱和电流，Ir0对应于MOS晶体管的亚阈值漏电，但是，一般情况下，Ir1和Ir0的变化是同方向的，Ir1和Ir0的不同要求需要取得平衡，很难同时得到较高的Ir1和较低的Ir0。

发明内容

为了提高分栅式闪存的擦除后电流Ir1以及降低编程后电流Ir0，根据应变硅原理，利用浅沟槽隔离(STI)诱生应力、源漏极区硅化物应力、氮化硅介质膜应力的方法有助于提高分栅式闪存单元中对应的MOS晶体管的载流子迁移率，但是，发明人研究发现，现有分栅式闪存单元对应的MOS晶体管的沟道长度较长(约0.18um)且字线高度较高(约0.25um)，上述应力调节方法对MOS晶体管的应力影响较小，导致难以有效地提高沟道中载流子的迁移率，另一方面，多个分栅式闪存单元之间的间隙较大，在该间隙填充的介质层会对分栅式闪存单元造成较大的应力。

为了提高分栅式闪存的擦除后电流，同时降低编程后电流，以改善分栅式闪存的性能，本发明提供了一种改善分栅式闪存性能的方法，包括以下步骤：提供一半导体衬底，所述半导体衬底上形成有并列排布的多个分栅式闪存单元，所述多个分栅式闪存单元之间形成有间隙，每个所述分栅式闪存单元包括在所述半导体衬底中设置的源极区和分别位于所述源极区两侧的两个漏极区，所述半导体衬底上对应于同一所述分栅式闪存单元的所述源极区和所述漏极区之间形成有字线；

形成第一介质层，所述第一介质层填充所述间隙并覆盖所述字线，并且，通过调节所述第一介质层的形成温度以减小所述第一介质层对所述字线形成的压应力。

可选的，在所述改善分栅式闪存性能的方法中，所述第一介质层包括硅氧化物层，形成所述硅氧化物层的温度为300℃～450℃。

可选的，在所述改善分栅式闪存性能的方法中，所述硅氧化物层的材料包括未掺杂硅玻璃。

可选的，在所述改善分栅式闪存性能的方法中，形成所述硅氧化物层的方法是高密度等离子体化学气相沉积。

可选的，在所述改善分栅式闪存性能的方法中，所述字线包括朝向远离所述半导体衬底一侧的顶表面和朝向所述间隙一侧的侧表面，所述第一介质层还包括氮化硅层，所述氮化硅层覆盖于所述字线的顶表面和侧表面，所述硅氧化层覆盖于所述氮化硅层的表面。

可选的，在所述改善分栅式闪存性能的方法中，所述氮化硅层的厚度为所述硅氧化物层的厚度为