[发明专利]在半导体装置中改善重迭效能的结构及方法

说明书

本发明涉及在半导体装置中改善重迭效能的结构及方法。在一种例示性方法中，衬底上形成第一层。该第一层的第一区带中形成第一套迭标记。该第一层的顶部上形成非透明层。将该非透明层的至少一部分从该第一层的该第一区带上面的区域移除。这提供对所述第一套迭标记的光学存取。该非透明层的顶部上形成第二层。该第二层的第二区带中形成第二套迭标记。从所述第一套迭标记及所述第二套迭标记的各者获得位置信息。

技术领域

本申请涉及半导体装置制作，并且更具体而言，涉及在形成及图型化用于制作结构化特征的堆迭材料层时使用套迭标记形成半导体装置的方法。

背景技术

集成电路的制作大体上需要在衬底芯片上方的一或多层上形成多个集成电路图型。这些图型大体上包括通过光光刻形成的微结构或纳米结构的许多区域。光光刻为制造半导体装置时常用的技巧。该工艺(process)将图型用于在衬底上界定区域。更具体而言，凭借光光刻，可在诸如硅芯片的衬底上形成光阻层，然后用含有图型的掩模将阻剂层包覆。掩模曝露至辐射，诸如紫外光(UV)，其穿过掩模的透明区域透射，以在光阻的对应区域中造成化学反应。换句话说，在半导体装置中处理集成电路及类似者的过程中，标准序列可涉及放下一层材料、在该层材料上沉积一层光阻、通过在其上投射图型将光阻图型化、以及将阻剂显影以产生使下伏材料曝露的开放区域的图型，该材料有其它区域仍然遭由阻剂包覆。取决于是否使用正型或负型阻剂，移除光阻层的受曝照或未受曝照部分。接着，蚀刻未受光阻保护的部分以在衬底中形成特征。

介于此类场域之间的相对定位及对准、或“套迭”是确保所产生集成电路的功能的重要组分，并且如此，使套迭误差达到最小是集成电路结构制造中的重要考量因素。套迭计量是一种监控套迭对准及使套迭误差达到最小的作法。为了有助于对准，芯片及分划板上形成套迭标记。此工艺大体上在与对应于套迭标记的功能电路结构场域相同的诸层中形成对准标记，在本文中称为套迭标记。套迭标记可包括可接着通过套迭计量来扫描及/或成像的不同图型。套迭标记在通过来自对准系统的对准源进行扫描时产生绕射图型。可对任何两个场域或诸层的计量图型进行测量及比较以判定其相对位置，目标图型的套迭中的离差大体上对应于诸电路结构场域之间套迭中的离差。已开发许多不同类型的套迭计量图型以提升套迭计量测量的准确度。

先进技术持续在集成电路(IC)装置中施作更小结构。先进技术工艺的复杂度为诸如多层套迭等光刻控制参数带来沉重负担。套迭目标设计及计量方面的进步已能够使套迭精密度及准确度显著提升，但仍然有限制。随着结构正以纳米级尺寸建立，光刻工艺可能由于膜件堆迭复杂度、非透明膜导致出自套迭标记的对比信号偏弱、及/或出自套迭标记的对比信号不平衡而无法维持套迭要求。套迭与规格不符可能在结构中导致开路或短路，这不仅影响芯片/晶粒良率，而且还由于必须重做装置而影响工艺生产率。

发明内容

根据本文中的装置及方法，揭示一种先进套迭标记目标设计，其仅在指称为内套迭标记区域的第一区域处才提供非透明膜移除。该方法为套迭标记大幅改善对比信号。所揭示的工艺整合可用于在指定套迭标记区域移除一部分非透明膜，并且不干扰下游工艺。先进标记设计与工艺整合的组合能够使诸层之间的套迭控制更精确，并且进一步提升装置良率、效能、及寿命可靠度。根据本文的装置及方法，第一(内)套迭标记或第二(外)套迭标记上的对比强度可使用部分移除工艺或完全移除工艺，通过控制非透明膜的材料厚度来选择性地调协。这在所述第一套迭标记(有时称为内套迭标记)与第二套迭标记(有时称为外套迭标记)之间提供对比平衡。该方法可应用于任何不透明膜，以便改善套迭信号，这将减少返工并提升工艺生产率。