[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底包括第一图形区、第二图形区和辅助区，形成于所述第一图形区的目标图形尺寸小于形成于所述第二图形区的目标图形尺寸；在所述第一图形区和所述辅助区的基底上形成第一掩膜图形；形成所述第一掩膜图形后，在所述第二图形区和所述辅助区的基底上形成第二掩膜图形，在所述辅助区内，所述第二掩膜图形覆盖所述第一掩膜图形；以所述第一掩膜图形和所述第二掩膜图形为掩膜，刻蚀所述基底，形成目标图形。在本发明实施例中，提高了形成于所述第一图形区和第二图形区的目标图形的均一性，相应提高了器件性能以及性能均一性。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体器件的形成过程中，需要在衬底上形成不同尺寸的栅极结构。现有技术中的栅极结构布局中，根据栅极结构的尺寸分成大尺寸图形和小尺寸图形，大尺寸图形通常结合光刻和刻蚀工艺形成，小尺寸图形通常通过自对准双重图形化(self-aligneddouble patterning，SADP)工艺形成。

然而，现有工艺形成的器件性能以及性能均一性有待提高。

发明内容

本发明实施例提供一种半导体结构及其形成方法，以改善器件性能以及性能均一性。

本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一图形区、第二图形区和辅助区，形成于所述第一图形区的目标图形尺寸小于形成于所述第二图形区的目标图形尺寸；在所述第一图形区和所述辅助区的基底上形成第一掩膜图形；形成所述第一掩膜图形后，在所述第二图形区和所述辅助区的基底上形成第二掩膜图形，在所述辅助区内，所述第二掩膜图形覆盖所述第一掩膜图形；以所述第一掩膜图形和所述第二掩膜图形为掩膜，刻蚀所述基底，形成目标图形。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括第一图形区、第二图形区和辅助区，形成于所述第一图形区的目标图形尺寸小于形成于所述第二图形区的目标图形尺寸；第一掩膜图形，位于所述第一图形区和所述辅助区的基底上；第二掩膜图形，位于所述第二图形区和所述辅助区的基底上，其中，在所述辅助区内，所述第二掩膜图形覆盖所述第一掩膜图形。

与现有技术相比，本发明的技术方案具有以下优点：

在本发明实施例中，在第一图形区和辅助区同时形成第一掩膜图形，增大第一掩膜图形的图形密度，从而避免刻蚀负载效应，形成均一性良好的第一掩膜图形，进而形成均一性良好的小尺寸目标图形，而在第二图形区形成第二掩膜图形时，在辅助区同时形成能够覆盖第一掩膜图形的第二掩膜图形，增大第二掩膜图形的图形密度，从而避免刻蚀负载效应，形成均一性良好的第二掩膜图形，进而形成均一性良好的大尺寸目标图形，使得形成于所述第一图形区和第二图形区的目标图形的均一性均较好，相应提高了器件性能以及性能均一性。

附图说明

图1为一种掩膜图形布局结构图；

图2为另一种掩膜图形布局结构图；

图3至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有工艺形成的器件性能及性能均一性仍有待提高。现结合一种半导体结构的形成方法分析器件性能有待提高的原因。