[发明专利]半导体封装

说明书

提供了一种半导体封装。半导体封装包括：存储器子封装，包括第一连接层以及设置在第一连接层上的多个存储器芯片；逻辑子封装，包括第二连接层、设置在第二连接层上的控制器芯片、以及连接到所述控制器芯片和多个存储器芯片的缓冲器芯片；以及多个封装间连接构件，每个封装间连接构件连接存储器子封装和所述逻辑子封装，其中，缓冲器芯片经由每个具有第一数据传输速率的多个第一数据传输线连接到多个存储器芯片，缓冲器芯片经由每个具有第二数据传输速率的多个第二数据传输线连接到控制器芯片，并且第一数据传输速率小于第二数据传输速率。半导体封装具有高存储器带宽和信号完整性。

相关申请的交叉引用

本申请要求于2018年2月22日在韩国知识产权局提交的韩国专利申请No.10-2018-0021200的优先权，其公开内容通过引用整体并入本文中。

技术领域

本发明构思涉及半导体封装，并且更具体地，涉及封装上封装(PoP)类型的半导体封装。

背景技术

对能够实现具有高存储器带宽的系统的半导体封装的需求不断增长。存储器带宽与数据传输速率以及数据传输线的数量成正比。为了增加存储器带宽，可以增加存储器操作速度或数据传输线的数量。然而，开发具有改进的操作速度的新存储器芯片可能在制造过程中具有困难，并且可能花费大量时间和成本。另外，增加数据传输线的数量可能增加半导体芯片的数据传输引脚的数量，并且可能增加半导体芯片的平面面积。

发明内容

本发明构思提供了一种具有高存储器带宽的半导体封装。

根据本发明构思的一个方面，提出了一种半导体封装，包括：存储器子封装，包括第一连接层以及设置在第一连接层上的多个存储器芯片；逻辑子封装，包括第二连接层、设置在第二连接层上的控制器芯片、以及连接到所述控制器芯片和多个存储器芯片的缓冲器芯片；以及多个封装间连接构件，每个封装间连接构件连接所述存储器子封装和所述逻辑子封装，其中，缓冲器芯片经由每个具有第一数据传输速率的多个第一数据传输线连接到多个存储器芯片，缓冲器芯片经由每个具有第二数据传输速率的多个第二数据传输线连接到控制器芯片，并且第一数据传输速率小于第二数据传输速率。

根据本发明构思的另一方面，提供了一种半导体封装，包括：第一连接层，包括第一绝缘层和多个第一导电图案；第二连接层，设置在所述第一连接层下方，第二连接层包括第二绝缘层和第二导电图案；第三连接层，设置在所述第一连接层和所述第二连接层之间，所述第三连接层包括第三绝缘层和多个第三导电图案；多个封装间连接构件，每个封装间连接构件连接所述第三连接层和所述第一连接层；多个层间连接构件，每个层间连接构件在第三连接层和第二连接层之间延伸；第一连接层上方的多个存储器芯片；第二连接层上方的控制器芯片；以及第三连接层上方的缓冲器芯片，其中，缓冲器芯片经由每个具有第一数据传输速率的多个第一数据传输线连接到多个存储器芯片，缓冲器芯片经由每个具有第二数据传输速率的多个第二数据传输线连接到控制器芯片，并且第一数据传输速率小于第二数据传输速率。

根据本发明构思的又一方面，提供了一种半导体封装，包括：存储器子封装，包括第一连接层以及设置在第一连接层上的多个存储器芯片；逻辑子封装，包括第二连接层、第二连接层上方的控制器芯片、以及连接到控制器芯片和存储器子封装的第一缓冲器芯片和第二缓冲器芯片；多个封装间连接构件，每个封装间连接构件连接存储器子封装和逻辑子封装；以及多个外部连接构件，设置在第二连接层下方，其中，第一缓冲器芯片与存储器子封装之间的第一数据传输线的数量大于第一缓冲器芯片与控制器芯片之间的第二数据传输线的数量，并且第二缓冲器芯片与存储器子封装之间的第三数据传输线的数量大于第二缓冲器芯片与控制器芯片之间的第四数据传输线的数量。

附图说明

根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：

图1是示出了根据示例性实施例的半导体封装的框图；