[发明专利]一种后栅极形成方法

说明书

本发明提供一种后栅极形成方法，在衬底上形成栅极及覆盖栅极的层间介质层，在层间介质层表面悬涂抗反射层，并刻蚀抗反射层至露出栅极顶部的层间介质层为止，对层间介质层刻蚀至栅极顶部的层间介质层厚度与源漏极上的介质层厚度相当，之后去除抗反射层；再对层间介质层进行研磨至栅极顶部露出为止；刻蚀栅极形成栅极凹槽，之后在凹槽沉积栅极介质层以及填充金属栅极材料，并研磨形成表面平整的金属栅极。本发明通过只对栅极顶部上的介质层进行刻蚀，降低栅极顶部上介质层与源漏极上介质层的高度差，经过化学机械研磨后，提高了硅片内的平坦度，减少了铝在介质层上残留的风险，同时也降低了研磨时间和减少了研磨耗材使用。

技术领域

本发明涉及一种半导体制造技术，特别是涉及一种后栅极形成方法。

背景技术

对于后栅极(gate last)工艺来说，其中化学机械平坦化(CMP)工艺的开发被业界认为最 具挑战性。在常规的后栅极(gate last)工艺中，需要采用CMP工艺将多晶硅栅(poly gate)顶 部的氧化硅隔离层和氮化硅隔离层磨掉，露出多晶硅栅的顶端后停止研磨，此步CMP工艺 称为打开多晶硅栅顶部的CMP(Poly opening nitride polish CMP)，简称POP CMP；而后去 除多晶硅栅，在留下的沟槽内填充进不同的金属层，再进行一步或多步金属层的化学机械抛 光，此步金属层化学机械抛光(metal gate CMP)工艺，仅留下沟槽内的金属，从而最终得到 高K介电常数的金属栅结构。

图1至图2为现有技术中的POP CMP工艺的示意图，图3至图4为现有技术中的金属层化学机械抛光(metal gate CMP)工艺的示意图。如图1和图2所示，基底10上形成有多 晶硅栅11，多晶硅栅11依次被氮化硅隔离层12和氧化硅隔离层13覆盖，图2中，POP CMP 具体包括两步CMP工艺，第一步是氧化硅隔离层13的CMP，以露出多晶硅栅11顶部的氮 化硅隔离层，第二步是氮化硅隔离层12的CMP，以露出多晶硅栅11。上述两步CMP工艺 对芯片内部研磨均匀性(within in die uniformity)都有着很高的要求，其中，对氧化硅隔离层的 CMP的研磨均匀性控制最为关键。

然而问题在于，由于多晶硅栅11的密度较大，并且淀积氧化硅隔离层13前的基底表面 存在栅高度的落差，约1000A至1800A，于是导致氧化硅隔离层13淀积后多晶硅栅11的顶 部与源漏区的氧化硅隔离层13的厚度落差h可达1000A至4000A，甚至更多。采用常规氧化硅CMP工艺通常无法有效消除这种较大的厚度落差，会随研磨过程的进行，一直遗传到氧化硅隔离层13的研磨工艺结束，如图2所示，这种落差造成多晶硅栅11之间剩余的氧化硅隔离层13中形成凹坑14，即使下一步氮化硅隔离层12的CMP也很难修复，并且由于材 料选择比的不同，还可能将这种氧化硅隔离层13的凹坑14进一步放大。如图3和图4所示， 氧化硅隔离层凹坑14内也填充有金属材料，在后续的金属层化学机械抛光工艺中，直接会给该工艺造成巨大障碍，极大压缩该工艺的调整空间，如图4所示，很容易造成栅极间的金属残留，导致器件短路。

因此，需要提出一种方法解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种后栅极形成方法，用于解决 现有技术中栅极间的金属残留，导致器件短路的问题。