[发明专利]一种可降低干扰的二级电源产生电路

说明书

本发明提供一种可降低干扰的二级电源产生电路，电容器C0的上极板连接VPOS电源电压的输出节点以及第四PMOS管的源极，该电容器C0的下极板连接电阻R0一端以及第四NMOS管的栅极；该电阻R0的另一端连接第四NMOS管的漏极、第四PMOS管的漏极及其栅极；第四NMOS管的源极极接地；二级电源VDDI产生电路的输出端与电容器C0的上极板以及第四PMOS管的源极的连接。在进行第二阶段放电时，VDDI被抬高，N4管栅端电压NG被VDDI通过C0耦合，更好的将N4管导通，在VDDI与GND之间形成通路，可将VDDI电位快速拉低，减弱击穿问题。

技术领域

本发明涉及一种电源电路，特别是涉及一种可降低干扰的二级电源产生电路。

背景技术

如图1所示，左半部分为VPOS高压放电电路，右半部分为二级电源VDDI产生电路。高压阶段，DISENPOS置低，DISENPOSB置高，DISENPOSB电压为VDDI。由于P0(PMOS管)栅极电压置低时，导通高电压(栅电压小于源、漏任何一极电压加阈值电压时导通高电压)，因此高压阶段时，P0管将VPOS电源电压的高压导通至NN2节点，NN2节点将VPOS电源电压的高压传至P1管的栅极，P1管关断。

放电第一阶段时，DISENPOS置高，电位为VDDI，DISENPOSB置低，待VPOS电源电压放电到VDDI+P0管的VT(阈值电压)时，进入第二放电阶段，这时P0管关断，NN2被拉到低电位，P1管打开，由于DISENPOSB置低，P2管的栅电压低于其源极电压，P2管导通，将VPOS放电到VDDI电位。

此电路缺陷在于，第二放电阶段时，VPOS与VDDI导通，VPOS会将VDDI电位拉高，某些情况会拉高到3V以上，与电路中负高压VNEG存在超过击穿电压的风险。

因此，需要提出一种可降低干扰的二级电源产生电路来解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可降低干扰的二级电源产生电路，用于解决现有技术中在VPOS高压第二放电阶段时，VPOS与VDDI导通，VPOS会将VDDI电位拉高，与电路中负高压VNEG存在超过击穿电压风险的问题。

为实现上述目的及其他相关目的，本发明提供一种可降低干扰的二级电源产生电路，所述电路至少包括：含有VPOS电源电压的高压放电电路、二级电源VDDI产生电路、电容器C0、电阻R0、第四NMOS管、第四PMOS管；所述电容器C0的上极板连接所述VPOS电源电压的输出节点以及所述第四PMOS管的源极，该电容器C0的下极板连接电阻R0一端以及第四NMOS管的栅极；该电阻R0的另一端连接所述第四NMOS管的漏极、所述第四PMOS管的漏极及其栅极；所述第四NMOS管的源极极接地；所述二级电源VDDI产生电路的输出端与所述电容器C0的上极板以及所述第四PMOS管的源极的连接。

优选地，所述高压放电电路还包括有三个PMOS管：P0管、P1管和P2管；三个NMOS管：N0管、N1管和N2管；所述P0管的源极接所述VPOS电源电压的一端，其漏极与所述P1管的栅极、N0管的漏极连接；所述N0管的源极与所述N1管的漏极连接，所述N1管的源极与所述N2管的漏极连接；所述N2管的源极接地；所述P0管的栅极与所述N1管的栅极连接；所述P1管的源极与所述VPOS电源电压的另一端连接，所述P1管的漏极与所述P2管的源极连接，所述P2管的漏极与所述VPOS电源电压的放电节点以及所述电容器C0的上极板连接。

优选地，高压阶段，所述P0管的栅极与所述N1管的栅极共同接低电位；所述P2管的栅极接高电位。

优选地，高压阶段，所述P2管的栅极电位与所述二级电源VDDI产生电路的输出端电位相同。

优选地，所述P0管栅极与所述N1管栅极接高电位，该高电位与所述二级电源VDDI产生电路的输出端电位相同；P2管的栅极接低电位。