[发明专利]异步复位触发器验证电路以及集成电路验证装置

权利要求书

1.一种异步复位触发器验证电路，其特征在于，包括第一D触发器、或门以及第一反相器；

所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述异步复位触发器验证电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述异步复位触发器验证电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端。

2.根据权利要求1所述的异步复位触发器验证电路，其特征在于，所述异步复位触发器验证电路的输入端适于接收周期信号。

3.一种异步复位触发器验证电路，其特征在于，包括第二D触发器和第二反相器；

所述第二D触发器的数据输入端连接所述第二反相器的输出端，所述第二D触发器的时钟输入端作为所述异步复位触发器验证电路的输入端，所述第二D触发器的复位端接收数字信号“1”，所述第二D触发器的输出端连接所述第二反相器的输入端并作为所述异步复位触发器验证电路的输出端。

4.根据权利要求3所述的异步复位触发器验证电路，其特征在于，所述异步复位触发器验证电路的输入端适于接收周期信号。

5.一种异步复位触发器验证电路，其特征在于，包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路和所述第二逻辑电路串联；

所述第一逻辑电路包括第一D触发器、或门以及第一反相器，所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述第一逻辑电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述第一逻辑电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端；

所述第二逻辑电路包括第二D触发器和第二反相器，所述第二D触发器的数据输入端连接所述第二反相器的输出端，所述第二D触发器的时钟输入端作为所述第二逻辑电路的输入端，所述第二D触发器的复位端接收数字信号“1”，所述第二D触发器的输出端连接所述第二反相器的输入端并作为所述第二逻辑电路的输出端。

6.根据权利要求5所述的异步复位触发器验证电路，其特征在于，所述第一逻辑电路的输入端作为所述异步复位触发器验证电路的输入端，所述第一逻辑电路的输出端连接所述第二逻辑电路的输入端，所述第二逻辑电路的输出端作为所述异步复位触发器验证电路的输出端。

7.根据权利要求5所述的异步复位触发器验证电路，其特征在于，所述第二逻辑电路的输入端作为所述异步复位触发器验证电路的输入端，所述第二逻辑电路的输出端连接所述第一逻辑电路的输入端，所述第一逻辑电路的输出端作为所述异步复位触发器验证电路的输出端。

8.根据权利要求6或7所述的异步复位触发器验证电路，其特征在于，所述异步复位触发器验证电路的输入端适于接收周期信号。

9.根据权利要求6或7所述的异步复位触发器验证电路，其特征在于，所述数字信号“1”的幅度为电源电压。

10.一种集成电路验证装置，其特征在于，包括数据分配器、数据选择器以及M个验证模块、N个地址信号，所述M个验证模块中至少一个为权利要求1至9任一项所述的异步复位触发器验证电路，M和N均为不小于2的整数，且M＝2^N；

所述数据分配器的数据输入端作为所述集成电路验证装置的输入端，所述数据分配器的每个地址端对应连接所述数据选择器的一个地址端并用于接收一路地址信号，所述数据分配器的每个输出端对应连接一个验证模块的输入端，所述数据选择器的每个输入端对应连接一个验证模块的输出端，所述数据选择器的输出端作为所述集成电路验证装置的输出端。