[发明专利]异步复位触发器验证电路以及集成电路验证装置

说明书

本发明公开了一种异步复位触发器验证电路以及集成电路验证装置，所述异步复位触发器验证电路包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路和所述第二逻辑电路串联；所述第一逻辑电路包括第一D触发器、或门以及第一反相器；所述第二逻辑电路包括第二D触发器和第二反相器。本发明提供的异步复位触发器验证电路以及集成电路验证装置，减小了进行功能验证占用的电路面积，缩短了测试时间。

技术领域

本发明涉及集成电路技术领域，具体涉及一种异步复位触发器验证电路以及集成电路验证装置。

背景技术

在数字电路中，各种信息都是用二进制这一基本工作信号来表示的，触发器是存放这种信号的基本单元。由于触发器结构简单、工作可靠，在触发器的基础上能演变出许多的其他应用电路，因而触发器被广泛运用。特别是时钟控制的触发器为同时控制多个触发器的工作状态提供了条件，它是时序电路的基础单元电路，常被用来构造信息的传输、缓冲、锁存电路及其他常用电路。

图1为异步复位D触发器的结构示意图，所述D触发器包括数据输入端D、时钟输入端CK、复位端RN以及输出端Q。在时钟信号的上升沿到来时，所述输出端Q的状态取决于所述上升沿到来之前所述输出端Q的状态。因此，所述D触发器具有置“0”和置“1”两种功能。所述D触发器的应用很广，可用作数字信号的寄存、移位寄存、分频以及波形发生器等。

现有技术中，对所述D触发器进行功能验证是通过片外测试完成，需要将所述D触发器的各个端口引出，并通过遍历图2所示的D触发器的真值表中所有测试向量实现验证。这种验证方法需要消耗较多的资源，包括芯片引出四个端口带来的面积消耗以及四组测试向量带来的测试时间消耗。

发明内容

本发明所要解决的是对异步复位D触发器进行功能验证占用电路面积大、测试时间长的问题。

本发明通过下述技术方案实现：

一种异步复位触发器验证电路，包括第一D触发器、或门以及第一反相器；

所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述异步复位触发器验证电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述异步复位触发器验证电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端。

可选的，所述异步复位触发器验证电路的输入端适于接收周期信号。

基于同样的发明构思，本发明提供另一种异步复位触发器验证电路，包括第二D触发器和第二反相器；

所述第二D触发器的数据输入端连接所述第二反相器的输出端，所述第二D触发器的时钟输入端作为所述异步复位触发器验证电路的输入端，所述第二D触发器的复位端接收数字信号“1”，所述第二D触发器的输出端连接所述第二反相器的输入端并作为所述异步复位触发器验证电路的输出端。

可选的，所述异步复位触发器验证电路的输入端适于接收周期信号。

基于同样的发明构思，本发明提供另一种异步复位触发器验证电路，包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路和所述第二逻辑电路串联；

所述第一逻辑电路包括第一D触发器、或门以及第一反相器，所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述第一逻辑电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述第一逻辑电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端；