[发明专利]半导体存储装置及其制造方法

说明书

实施方式涉及半导体存储装置及其制造方法。实施方式的半导体存储装置包括：第1层叠体，包括第1半导体层、第1存储膜、多个第1布线层、第2半导体层、第2存储膜以及多个第2布线层；接合部件，设置于第1半导体层以及第2半导体层上；第1层，配置在接合部件的上方，覆盖第1半导体层以及第1存储膜；第2层，配置在接合部件的上方，覆盖第2半导体层以及第2存储膜；以及第2层叠体。第2层叠体包括第3半导体层、第3存储膜、多个第3布线层、第4半导体层、第4存储膜以及多个第4布线层。第5半导体层设置于第1层与第2层之间，将第3半导体层与第4半导体层电连接并且电连接于接合部件。

本申请享有以日本专利申请2018-163559号(申请日：2018年8月31日)作为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式主要涉及半导体存储装置及其制造方法。

背景技术

作为半导体存储装置的一种，已知有NAND型闪速存储器。另外，已知有具备以三维方式层叠的多个存储单元的NAND型闪速存储器。

发明内容

实施方式提供可靠性高的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备第1层叠体、接合部件、第1层、第2层、第2层叠体以及第5半导体层。第1层叠体包括在第1方向上延伸的第1半导体层、沿第1方向彼此分离地配置的多个第1布线层、设置于第1半导体层与第1布线层之间的第1存储膜、在第1方向上延伸的第2半导体层、沿第1方向彼此分离地配置的多个第2布线层、设置于第2半导体层与第2布线层之间的第2存储膜、以及设置于第1半导体层与第2半导体层之间的第1绝缘层。接合部件设置于第1半导体层、第2半导体层以及第1绝缘层上，由导电材料形成。第1层配置在接合部件的上方，俯视时覆盖第1半导体层以及第1存储膜。第2层配置在接合部件的上方，位于在与第1方向正交的第2方向上与第1层离开的位置，俯视时覆盖第2半导体层以及第2存储膜。第2层叠体包括配置在第1层的上方且在第1方向上延伸的第3半导体层、沿第1方向彼此分离地配置的多个第3布线层、设置于第3半导体层与第3布线层之间的第3存储膜、配置在第2层的上方且在第1方向上延伸的第4半导体层、沿第1方向彼此分离地配置的多个第4布线层、设置于第4半导体层与第4布线层之间的第4存储膜、以及设置于第3半导体层与第4半导体层之间的第2绝缘层。第5半导体层设置于第1层与第2层之间，将第3半导体层与第4半导体层电连接，并且电连接于接合部件。

附图说明

图1是实施方式涉及的半导体存储装置1的框图。

图2是存储单元阵列所包含的1个块BLK的电路图。

图3是存储单元阵列的一部分区域的俯视图。

图4是沿图3的A-A′线而得到的存储单元阵列10的剖面图。

图5是沿图3的B-B′线而得到的存储单元阵列10的剖面图。

图6是图4所示的第1层叠体TR1的俯视图。

图7是抽出了1个存储单元晶体管而得到的剖面图。

图8是抽出了1个存储单元晶体管MT而得到的剖面图。

图9是说明存储单元阵列的制造方法的俯视图。

图10是说明存储单元阵列的制造方法的剖面图。

图11是说明存储单元阵列的制造方法的剖面图。

图12是说明存储单元阵列的制造方法的俯视图。

图13是说明存储单元阵列的制造方法的剖面图。

图14是说明存储单元阵列的制造方法的剖面图。

图15是说明存储单元阵列的制造方法的俯视图。