[发明专利]针对超大带宽无线信道仿真实现精确延时处理的电路结构

说明书

本发明涉及一种针对超大带宽无线信道仿真实现精确延时处理的电路结构，包括大步进延时模块组，包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联；小步进整数延时模块组，包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块的输出端相连接；小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接。采用了该电路结构，对数据进行多相处理，以便在低速时钟下实现对高速数据的处理，实现了信道模拟器的多径延时功能和实现了超大带宽的处理能力，且具有较高的延时分辨率，以满足信道模拟器的功能需求。

技术领域

本发明涉及数字信号处理领域，尤其涉及信道模拟器和信道多径延时领域，具体是指一种针对超大带宽无线信道仿真实现精确延时处理的电路结构。

背景技术

随着无线通信技术的演进，同时第5代通信系统进入了验证阶段，无线通信设备的测试和验证工作变得越来越复杂，而信道模拟器可以在实验室环境下仿真实际无线信道的物理特性和环境特性，通过使用信道模拟器，可以大大提高无线设备和网络设施的测试效率。

为了仿真出无线信道的特征，信道模拟器需要模拟出多条空间信号的传输路径，并对这些路径赋予不同的延时。同时，随着无线通信的带宽越来越高，我们需要实现高速的数据处理能力以适应带宽的增加，但是由于FPGA芯片自身的物理条件限制，它的处理速率很难满足当前的需求，这就需要对数据进行多相处理，以便在低速时钟下实现对高速数据的处理。

发明内容

本发明的目的是克服了上述现有技术的缺点，提供了一种具有高分辨率、处理能力强、结构简单的针对超大带宽无线信道仿真实现精确延时处理的电路结构。

为了实现上述目的，本发明的针对超大带宽无线信道仿真实现精确延时处理的电路结构如下：

该针对超大带宽无线信道仿真实现精确延时处理的电路结构，其主要特点是，所述的电路结构包括：

大步进延时模块组，包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联，用于输出不同延时值的数据；

小步进整数延时模块组，包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块的输出端相连接，用于重新排布各相位的数据；

小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接，用于获取精度高的小数延时。

较佳地，所述的大步进延时模块为双端口随机存储器或FIFO存储器，用于在大步进延时过程中进行数据存储。

较佳地，所述的大步进延时模块通过块随机存储器构建双端口随机存储器或FIFO存储器。

较佳地，所述的大步进延时模块的输出端与寄存器相连接，用于分割过长的数据传输路径。

较佳地，所述的移位寄存器由多个寄存器串联连接。

较佳地，所述的小数延时模块包含Farrow滤波器，用于对数据进行小数延时。

较佳地，所述的大步进延时模块组将数据分为n路并行处理，其中，n为不小于2的任意整数。

较佳地，所述的大步进延时模块的工作时钟为数据速率的n分之一。

较佳地，所述的小步进整数延时模块通过移位寄存器长度和延时值计算得出小步进整数延时结果。