[发明专利]一种形成三维存储器的方法及三维存储器

说明书

本发明提供一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；在所述顶部选择栅极中形成波浪形的顶部选择栅极切线，所述顶部选择栅极切线将所述顶部选择栅极分为多个相互绝缘的区域，以及形成穿过所述堆叠结构的沟道孔和波浪形栅线隙，填充所述沟道孔形成垂直沟道结构，以及形成阵列共源极；其中，所述顶部选择栅极切线位于相邻的所述区域的沟道孔之间。

技术领域

本发明主要涉及半导体制造方法，尤其涉及一种形成三维存储器的方法及三维存储器。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，通过不断提高栅极(Gateline，GL)的堆叠层数并缩小存储单元的尺寸及位线线宽，来不断提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心阵列(Core Array)区。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(Tier)继续增大，例如从64层增长到96层、128层或更多层。单次刻蚀的方法在处理高深宽比(如：深宽比>50:1甚至100:1)特征图案方面，受机台及制程能力限制，在处理能力上越来越没有效率，成本也越来越高。

此外，在存储阵列中，导电接触将存储阵列中的沟道结构连接到位线(Bit Line，BL)，通过位线可以选择性地读写存储阵列中的数据。为了提高存储密度和容量，通常的做法是减小沟道孔(Channel Hole，CH)和阵列共源极(Array Common Source，ACS)的关键尺寸。但是为了将源极和漏极电连接，位线的线宽及间距也会相应地减小，位线间距减小将会导致严重的金属间耦合效应(Inter-Metal Coupling Effects)，不仅会提高工艺的难度，而且会显著增加工艺成本。

发明内容

本发明要解决的技术问题是提供一种形成三维存储器的方法及三维存储器，可以降低工艺难度，缩短深孔刻蚀的工艺周期，减少金属间耦合效应，增加存储单元的密度，有效提高存储器的存储密度和容量。

为解决上述技术问题，本发明的一方面提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；在所述顶部选择栅极中形成波浪形的顶部选择栅极切线，所述顶部选择栅极切线将所述顶部选择栅极分为多个相互绝缘的区域，以及形成穿过所述堆叠结构的沟道孔和波浪形栅线隙，填充所述沟道孔形成垂直沟道结构，以及形成阵列共源极；其中，所述顶部选择栅极切线位于相邻的所述区域的沟道孔之间。

在本发明的一实施例中，在所述堆叠结构的顶部形成波浪形的顶部选择栅极切线的步骤包括：在所述堆叠结构的顶部形成沟槽；使用绝缘材料填充所述沟槽，形成顶部选择栅极切线。

在本发明的一实施例中，所述沟槽的深度为6-10层所述栅极结构。

在本发明的一实施例中，所述顶部选择栅极切线与所述栅线隙的走向一致。

在本发明的一实施例中，形成阵列共源极的步骤包括：掺杂所述栅线隙底部的衬底形成阵列共源极；在所述栅线隙中形成隔离层和源极线，所述源极线与所述阵列共源极电连接，所述隔离层隔离所述源极线与所述堆叠结构的栅极；其中，所述顶部选择栅极切线的宽度小于所述栅线隙的宽度。

在本发明的一实施例中，形成阵列共源极的步骤包括：掺杂所述栅线隙底部的衬底形成阵列共源极；以绝缘材料填充栅线隙；形成连接所述阵列共源极至所述半导体结构的无源侧的导电接触；其中，所述顶部选择栅极切线的宽度大于或等于所述栅线隙的宽度。

在本发明的一实施例中，相邻两个所述栅线隙之间的沟道孔周期排列成重复阵列，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。