[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成待刻蚀材料层、位于待刻蚀材料层上的核心材料层、以及位于核心材料层上的硬掩膜材料层；图形化硬掩膜材料层，形成硬掩膜层；刻蚀相邻硬掩膜层之间的核心材料层，形成多个露出待刻蚀材料层的第一凹槽，剩余核心材料层作为核心层；在第一凹槽以及硬掩膜层的侧壁上形成侧墙层；形成侧墙层后，去除硬掩膜层以及硬掩膜层底部的核心层，形成多个露出待刻蚀材料层的第二凹槽；以侧墙层和剩余核心层为掩膜，去除第一凹槽和第二凹槽底部的待刻蚀材料层，形成目标图形。本发明实施例提高了第一凹槽和第二凹槽的图形精度，形成目标图形后，目标图形的图形精度相应得到提高。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体集成电路(integrated circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。

在集成电路发展过程中，通常功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸(即利用工艺步骤可以产生的最小元件尺寸)逐渐减小，这相应增加了集成电路制造的难度和复杂度。

目前，在技术节点不断缩小的情况下，如何提高形成于晶圆上的图形与目标图形的匹配度成为了一种挑战。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高图形精度。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成待刻蚀材料层、位于所述待刻蚀材料层上的核心材料层、以及位于所述核心材料层上的硬掩膜材料层；图形化所述硬掩膜材料层，形成多个分立的硬掩膜层；刻蚀相邻所述硬掩膜层之间的核心材料层，在所述核心材料层中形成多个露出所述待刻蚀材料层的第一凹槽，剩余所述核心材料层作为核心层；在所述第一凹槽的侧壁以及所述硬掩膜层的侧壁上形成侧墙层；形成所述侧墙层后，去除所述硬掩膜层、以及所述硬掩膜层底部的核心层，在所述核心层中形成多个露出所述待刻蚀材料层的第二凹槽；以所述侧墙层和剩余核心层为掩膜，去除所述第一凹槽和第二凹槽底部的待刻蚀材料层，在剩余所述待刻蚀材料层中形成目标图形。

相应的，本发明实施例还提供一种半导体结构，包括：基底；待刻蚀材料层，位于所述基底上；核心层，位于所述待刻蚀材料层上，所述核心层内形成有多个露出所述待刻蚀材料层的凹槽；硬掩膜层，分立于所述核心层上，相邻所述硬掩膜层之间形成有多个开口，所述开口与所述凹槽相贯通，且所述开口的侧壁与所述凹槽位于相邻硬掩膜层之间的侧壁相齐平；侧墙层，位于所述凹槽的侧壁以及所述硬掩膜层的侧壁上。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例形成所述第一凹槽后，在所述第一凹槽的侧壁以及所述硬掩膜层的侧壁上形成侧墙层；形成所述侧墙层后，去除所述硬掩膜层、以及所述硬掩膜层底部的核心层，在所述核心层中形成多个露出所述待刻蚀材料层的第二凹槽，与在同一步骤中形成所述第一凹槽和第二凹槽的方案相比，本发明通过分别形成第一凹槽和第二凹槽的方式，有利于降低形成所述第一凹槽和第二凹槽的难度、增大工艺窗口(例如：改善光学临近效应)，使得第一凹槽和第二凹槽的图形精度得到保障，相应的，后续去除所述第一凹槽和第二凹槽底部的待刻蚀材料层，以在剩余待刻蚀材料层中形成目标图形后，所述目标图形的图形精度也得到了提高；而且，通过所述侧墙层，还实现了所述第一凹槽和第二凹槽之间的隔离，并使得相邻第一凹槽和第二凹槽的间距满足设计最小间隔。

附图说明

图1至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图23至25是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；

图26至28是本发明半导体结构的形成方法又一实施例中各步骤对应的结构示意图。