[发明专利]半导体存储器件

说明书

本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。

技术领域

本公开一般涉及半导体器件，更尤其涉及高集成的三维半导体存储器件。

背景技术

半导体器件的更高集成可有利于满足消费者对于高性能和低价格的需求。在二维或平面半导体器件的情况下，由于集成度可由单位存储单元所占据的面积决定，所以集成度可取决于图案化技术。为了形成精细图案，可使用昂贵的工艺设备，因此，提高二维或平面半导体器件的集成度会受到限制。为了进一步提高半导体器件的集成度，已经提出了三维半导体存储器件。

发明内容

本发明构思的一些实施方式提供具有高集成度的三维半导体存储器件。

根据本发明构思的一些实施方式，半导体存储器件可包括在衬底上的第一互连线和第二互连线以及在衬底与第一互连线和第二互连线之间的第一堆叠和第二堆叠。第一堆叠和第二堆叠的每个可包括：多个半导体图案，垂直地堆叠在衬底上；多条导线，分别连接到所述多个半导体图案；以及栅电极，邻近所述多个半导体图案并且可沿着垂直方向延伸。所述多条导线中的每条可沿着第一水平方向延伸。第一堆叠的所述多条导线可包括第一导线，第二堆叠的所述多条导线可包括第二导线，第一导线的下表面可处于与第二导线的下表面的水平相等的水平。第一互连线可电连接到第一导线和第二导线中的至少一条。第一堆叠的栅电极可包括第一栅电极，第二堆叠的栅电极可包括第二栅电极，第二互连线可电连接到第一栅电极和第二栅电极中的至少一个。

根据本发明构思的一些实施方式，半导体存储器件可包括包含单元区和接触区的衬底以及垂直地堆叠在单元区上的多个半导体图案。所述多个半导体图案的每个可包括第一杂质区、第二杂质区和在第一杂质区与第二杂质区之间的沟道区。半导体存储器件还可以包括多条第一导线，从单元区水平地延伸到接触区上；多个电容器；以及在接触区上的多个接触，分别接触所述多条第一导线。所述多条第一导线的每条可连接到所述多个半导体图案的第一杂质区的相应一个。所述多个电容器的每个可连接到所述多个半导体图案的第二杂质区的相应一个。所述多个接触可包括第一接触和比第一接触更靠近单元区的第二接触，第二接触的底表面的水平高于第一接触的底表面的水平。

根据本发明构思的一些实施方式，半导体存储器件可包括：包括单元区和接触区的衬底、在衬底上的第一堆叠和第二堆叠、以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一互连线可沿着与衬底的顶表面平行的第一水平方向延伸。第二互连线可沿着与第一水平方向相交并且平行于衬底的顶表面的第二水平方向延伸。第一堆叠和第二堆叠的每个可包括：多个存储单元晶体管，三维地布置在衬底上；位线，连接到所述多个存储单元晶体管中的第一存储单元晶体管，所述多个存储单元晶体管中的第一存储单元晶体管在第一水平方向上彼此间隔开；以及字线，连接到所述多个存储单元晶体管中的第二存储单元晶体管，所述多个存储单元晶体管中的第二存储单元晶体管在垂直于衬底的顶表面的垂直方向上彼此间隔开。第一堆叠的位线可包括第一位线，第二堆叠的位线可包括第二位线，其中，在接触区上，第一互连线可电连接到第一位线和第二位线中的至少一条。第一堆叠的字线可包括第一字线，第二堆叠的字线可包括第二字线，其中，在单元区上，第二互连线可电连接到第一字线和第二字线中的至少一条。

附图说明

示例实施方式将从以下结合附图的简要描述而被更清楚地理解。附图描绘了如在此描述的非限制性的示例实施方式。

图1为示意性地示出根据本发明构思的一实施方式的三维半导体存储器件的单元阵列的电路图。