[发明专利]用于具有与主机通信的多个组件的DIMM的集线器电路在审
申请号: | 201910112647.6 | 申请日: | 2019-02-13 |
公开(公告)号: | CN110275849A | 公开(公告)日: | 2019-09-24 |
发明(设计)人: | R·巴斯卡尔;K·福斯特;G·韦尔吉斯 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G06F13/38 | 分类号: | G06F13/38;G06F13/40 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 刘瑜;王英 |
地址: | 美国加*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 总线接口电路 集线器电路 目标组件 总线 有效载荷信息 报头信息 控制电路 有效载荷 主机接收 主机通信 总线耦合 嵌入式 传递 | ||
1.一种装置,包括:
DIMM集线器电路,包括:
第一总线接口电路,其用于从主机接收报头信息和有效载荷信息;
控制电路,其用于处理所述报头信息并且识别有效载荷要被传递到目标组件,所述目标组件通过第二总线耦合到所述DIMM集线器电路,所述第二总线是与第一总线相同类型的总线;
第二总线接口电路,其用于通过所述第二总线将所述有效载荷信息发送到所述目标组件,其中,所述有效载荷信息用于包括要由所述目标组件处理的嵌入式报头信息。
2.如权利要求1所述的装置,其中,所述DIMM集线器电路被集成在DIMM串行存在检测电路(SPD)内。
3.如权利要求1所述的装置,其中,所述DIMM集线器电路位于DIMM上。
4.如权利要求1所述的装置,其中,所述第一总线和所述第二总线是MIPII3C总线。
5.如权利要求4所述的装置,其中,所述DIMM集线器电路位于用于耦合到DDR存储器通道的DIMM上。
6.如权利要求1所述的装置,其中,如果所述有效载荷信息是针对被指引到所述目标组件的写入请求的,则所述有效载荷信息还包括所述写入请求的写入数据。
7.如权利要求1所述的装置,其中,如果所述有效载荷信息包括读取请求,则所述集线器电路用于从所述第二总线接收所请求的读取信息,并且在所述第一总线上重新发送所请求的读取信息。
8.如权利要求1所述的装置,其中,所述集线器电路还包括用于存储和转发所述有效载荷信息的存储电路。
9.如权利要求1所述的装置,其中,所述集线器电路用于使得所述有效载荷信息紧接在从所述第一总线被接收之后在所述第二总线上被直接重新驱动。
10.一种装置,包括:
处理器半导体芯片,其包括用于与第一总线相接合的主机侧电路,所述第一总线用于耦合到DIMM上的集线器电路,所述DIMM用于通过存储器通道耦合到所述处理器半导体芯片,所述集线器电路用于在耦合到所述集线器电路的第二总线上将从主机侧发送的通信转发到目标组件,所述第一总线和所述第二总线是相同类型的总线,所述主机侧电路用于在所述集线器电路接收到与所述目标组件的所述通信时认为所述通信完成。
11.如权利要求10所述的装置,其中,所述第一总线和所述第二总线是MIPII3C总线。
12.如权利要求10所述的装置,其中,所述存储器通道是DDR存储器通道。
13.如权利要求10所述的装置,其中,所述通信被格式化为包括第一报头信息和有效载荷信息,所述第一报头信息标识所述集线器电路,所述有效载荷信息包含要由所述目标组件处理的第二报头信息。
14.如权利要求13所述的装置,其中,如果所述通信是针对所述目标组件的写入请求,则所述有效载荷信息还包括所述写入请求的写入数据。
15.如权利要求13所述的装置,其中,如果所述通信是针对所述目标组件的读取请求,则所述主机侧电路用于从所述第一总线接收来自所述集线器电路的所请求的读取信息。
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