[发明专利]半导体器件的制造方法

说明书

半导体器件的制造方法。一种制造半导体器件的方法，该方法包括如下步骤：在包括有第一区域和第二区域的下部结构上形成第一蚀刻停止图案以暴露所述第二区域；在所述下部结构上堆叠多个堆叠结构以与所述第二区域和所述第一蚀刻停止图案交叠；通过蚀刻所述多个堆叠结构形成阶梯式堆叠结构以暴露所述第一蚀刻停止图案的端部；形成穿过所述阶梯式堆叠结构和所述第一蚀刻停止图案的狭缝；以及经由所述狭缝用导电图案替代所述第一蚀刻停止图案和所述多个堆叠结构的牺牲层。

技术领域

本公开一般涉及半导体器件和制造半导体器件的方法，并且更具体地说，涉及三维半导体器件和制造三维半导体器件的方法。

背景技术

半导体器件可以包括能够储存数据的存储器件。已经提出了一种用于提高半导体器件的集成密度的三维半导体器件。三维半导体器件可以包括堆叠在基板上以彼此间隔开的存储器单元。三维半导体器件可以包括层间绝缘层、导电图案、穿过层间绝缘层和导电图案的垂直沟道、以及布置在各个导电图案与垂直沟道之间的数据储存层。可以在垂直沟道和导电图案的交叉点处限定存储器单元。

为了增加三维半导体器件的储存容量，可以堆叠大量导电图案和层间绝缘层。然而，因此，制造过程的难度可能增加。

发明内容

根据一个实施方式，一种制造半导体器件的方法可以包括如下步骤：形成包括有第一区域和第二区域的下部结构；在所述下部结构上形成第一蚀刻停止图案以暴露所述第二区域；在所述下部结构上堆叠多个堆叠结构以与所述第二区域和所述第一蚀刻停止图案交叠；通过蚀刻所述多个堆叠结构形成阶梯式堆叠结构以暴露所述第一蚀刻停止图案的端部；形成穿过所述阶梯式堆叠结构和所述第一蚀刻停止图案的狭缝；以及经由所述狭缝用导电图案替代所述第一蚀刻停止图案和所述多个堆叠结构的牺牲层。

根据一个实施方式，一种制造半导体器件的方法可以包括如下步骤：形成包括有第一区域和第二区域的下部结构；在所述下部结构上形成第一蚀刻停止图案以暴露所述第二区域；在所述下部结构上形成第一堆叠结构以与所述第二区域和所述第一蚀刻停止图案交叠；在所述第一堆叠结构上形成第二蚀刻停止图案以暴露所述第二区域；在所述第二蚀刻停止图案上形成第二堆叠结构，所述第二堆叠结构与所述第一区域交叠并且在所述第二区域上方延伸以与所述第二区域交叠；通过蚀刻所述第二堆叠结构、所述第二蚀刻停止图案和所述第一堆叠结构形成阶梯式堆叠结构，以暴露所述第一蚀刻停止图案的端部；形成穿过所述阶梯式堆叠结构和所述第一蚀刻停止图案的狭缝；以及经由所述狭缝用导电图案替代所述第一堆叠结构和所述第二堆叠结构中的每一个的牺牲层、所述第一蚀刻停止图案和所述第二蚀刻停止图案。

附图说明

图1是示意性地例示根据本公开的实施方式的半导体器件的框图；

图2A至图2C是例示根据本公开的实施方式的存储器块的结构的图；

图3A至图3D是例示根据本公开的实施方式的存储器串的各种结构的截面图；

图4A至图4C、图5A至图5F、图6A、图6B以及图7A至图7D是例示根据本公开的实施方式的半导体器件的制造方法的截面图；

图8A至图8E是例示根据本公开的实施方式的半导体器件的制造方法的截面图；

图9A至图9E是例示根据本公开的实施方式的半导体器件的制造方法的截面图；

图10是例示根据本公开的实施方式的存储器系统的配置的框图；以及

图11是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本公开的技术精神可以以各种方式改变，并且可以实现为具有各个方面的实施方式。在下文中，将通过有限数量的可行实施方式来描述本公开，使得本领域技术人员可以在实践中实现本公开。