[发明专利]一种异步电路自动延迟匹配的方法

说明书

本发明能够实现为基于Click单元的捆绑数据异步电路进行自动的延迟匹配，以使其能够正常工作。捆绑数据的异步电路需要进行延迟匹配以使得电路能够正常工作，但设计者无法直接使用成熟的商业EDA工具来完成这项工作。为了解决这个问题，本发明提供一种能够基于Synopsys Design Compiler(DC)工具捕捉所有时序路径并自动对基于Click单元的捆绑数据异步电路进行延迟匹配的方法。本发明能够自动地为捆绑数据异步电路进行延迟匹配以使异步电路能够正常工作，大大减小了异步电路设计难度。

技术领域

本发明属于集成电路设计技术领域，特别涉及一种异步电路自动延迟匹配的方法。

背景技术

随着集成电路制造工艺的不断提升，异步电路与同步电路相比，有低功耗，高速度及无时钟分配问题等优点。然而，异步电路由于种类较多，并且不同类型的异步电路在设计方法上有差异，加之成熟的EDA工具仅仅支持同步电路设计，这些都给异步电路设计带来了困难。基于Click单元的捆绑数据异步电路与同步电路最为相似，因此可以借助成熟的EDA工具进行设计。捆绑数据异步电路设计需要进行延时匹配才能使得电路满足时序约束，让电路能够正常工作。由于没有时钟，因此DC工具无法捕捉捆绑数据异步电路中的时序路径，这给延迟匹配带来了困难。

发明内容

为了克服上述现有技术的缺点，减小异步电路设计的难度，本发明的目的在于提供一种异步电路自动延迟匹配的方法，基于与同步电路最为接近的Click单元的捆绑数据异步电路结构，可以借助成熟的EDA工具进行设计，能够实现异步电路的自动延迟匹配。

为了实现上述目的，本发明采用的技术方案是：

一种异步电路自动延迟匹配的方法，使用Verilog代码对基于Click单元的捆绑数据异步电路进行硬件描述，然后使用DC工具进行综合，综合的过程中，在异步电路控制单元之间插入延迟链以使得异步电路能够满足时序要求，其特征在于，在综合的Tcl脚本中创建时钟，以自动捕捉电路中所有的时序路径，再通过Tcl脚本进行自动延迟匹配。

所述Click单元采用的是两相位的握手协议，即request信号的每一次翻转都代表一次请求，每一次request请求Click单元都会产生一个fire脉冲信号，所述fire脉冲信号能够当作是时钟，用来进行捕捉和存储数据，基于Click单元的捆绑数据异步电路中，i_r1作为输入请求信号，其每一次翻转都会产生一个脉冲信号fire1，并且其每一次翻转都能传输到i_r2，作为第二级的请求信号，i_r2的每一次翻转都会产生一个脉冲信号fire2，fire1信号和fire2信号充当时钟，对数据进行捕捉和存储。

所述使用Verilog代码对基于Click单元的捆绑数据异步电路进行硬件描述的方式是对Click单元进行例化，将Click单元所产生的fire信号当成时钟。其他的对异步电路的硬件描述方式与同步电路相同。

所述使用DC工具进行综合是通过脚本来完成的，综合脚本中包含一些命令来指明电路应该要被怎样综合。

所述在异步电路控制单元之间插入延迟链是通过DC工具中的set_min_delay命令来实现的。

所述时钟的创建可根据Click单元产生的fire信号，及fire信号之间的关系来进行，其中fire信号之间的关系体现在waveform上面。例如，fire1和fire2有5ns延迟，并且其脉宽为2，则时钟的创建，一个是{0 2}，另一个是{5 7}，大括号里面前面的数字表示上升沿的时间，后面数字表示下降沿的时间。即使是n个脉冲信号，也可以参照该方法进行时钟的创建。

当所述Click单元为三个时，在综合的Tcl脚本中创建时钟的方式如下：

create_clock–period 30-name fire1–waveform{0 2}[get_pins click1/fire]