[发明专利]半导体装置

说明书

本发明的半导体装置具有：第1电极；第1导电型的第1半导体区域；第2半导体区域，设于第1半导体区域的一部分上。第3半导体区域，设于第1半导体区域的其它的一部分上，在第2方向上和第2半导体区域的至少一部分并列。第4半导体区域，设于第1与第3半导体区域间的至少一部分。第5半导体区域设于第1与第4半导体区域间，其中的第1导电型杂质浓度低于第4半导体区域。第6半导体区域设于第3半导体区域上，其中的第2导电型杂质浓度高于第3半导体区域。第7半导体区域选择性地设于第6半导体区域上。栅极电极，隔着栅极绝缘层与第2、第6及第7半导体区域对置。第2电极，设于第6及第7半导体区域上，与第6及第7半导体区域电连接。

本申请以日本专利申请2018－172371号(申请日：2018年9月14日)为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式一般涉及半导体装置。

背景技术

MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等半导体装置被使用于电力转换等的用途。希望由半导体装置产生的噪声小。

发明内容

实施方式提供一种能够降低噪声的半导体装置。

实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、具有第1导电型的杂质浓度的第1导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、第1导电型的第5半导体区域、第2导电型的第6半导体区域、第1导电型的第7半导体区域、栅极电极、以及第2电极。上述第1半导体区域被设置在上述第1电极之上，与上述第1电极电连接。上述第2半导体区域被设置在上述第1半导体区域的一部分之上。上述第2半导体区域中的第1导电型的杂质浓度比上述第1半导体区域中的第1导电型的杂质浓度低。上述第3半导体区域被设置在上述第1半导体区域的其它的一部分之上。上述第3半导体区域在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上和上述第2半导体区域的至少一部分并列。上述第4半导体区域被设置在上述第1半导体区域与上述第3半导体区域之间的至少一部分。上述第4半导体区域中的第1导电型的杂质浓度比上述第1半导体区域中的第1导电型的杂质浓度低、且比上述第2半导体区域中的第1导电型的杂质浓度高。上述第5半导体区域被设置在上述第1半导体区域与上述第4半导体区域之间。上述第5半导体区域中的第1导电型的杂质浓度比上述第4半导体区域中的第1导电型的杂质浓度低。上述第6半导体区域被设置在上述第3半导体区域之上。上述第6半导体区域中的第2导电型的杂质浓度比上述第3半导体区域中的第2导电型的杂质浓度高。上述第7半导体区域选择性地被设置在上述第6半导体区域之上。上述栅极电极隔着栅极绝缘层与上述第2半导体区域、上述第6半导体区域以及上述第7半导体区域对置。上述第2电极被设置在上述第6半导体区域以及上述第7半导体区域之上，与上述第6半导体区域以及上述第7半导体区域电连接。

附图说明

图1是表示第1实施方式涉及的半导体装置的立体剖视图。

图2是表示图1的A1－A2线处的杂质分布(profile)的曲线图。

图3A、图3B是表示第1实施方式涉及的半导体装置的制造工序的工序剖面图。

图4A、图4B是表示第1实施方式涉及的半导体装置的制造工序的工序剖面图。

图5A、图5B是表示第1实施方式涉及的半导体装置的制造工序的工序剖面图。

图6是例示参考例以及第1实施方式涉及的半导体装置的特性的曲线图。

图7是表示第2实施方式涉及的半导体装置的立体剖视图。

图8A、图8B是表示第2实施方式涉及的半导体装置的制造工序的工序剖面图。