[发明专利]半导体装置

说明书

本公开的实施例涉及半导体装置。为了使负电压电平移位器即使在输入信号的高电平的电压值被降低时也稳定地操作，半导体装置中的负电压电平移位器包括第一电平移位器、第二电平移位器和第一中压生成电路。所述第一电平移位器将输入信号的高电平从正的第一电源电压转换为第一中压。所述第二电平移位器将所述第一电平移位器的输出信号的低电平从第三电源电压转换为低于所述第三电源电压的负的第四电源电压。所述第一中压生成电路以使所述第一中压高于所述第一电源电压但低于第二电源电压的方式来生成所述第一中压，并且包括源极跟随器NMOS晶体管和钳位PMOS晶体管。

相关申请的交叉引用

于2018年2月12日提交的包括说明书、附图和摘要的日本专利申请第2018-028609号的公开内容以引用的方式全部并入本文。

技术领域

本公开涉及一种半导体装置，例如，适用于包括用于将输入信号的较低电势侧电压电平转换为负高压的电平移位器的半导体装置。

背景技术

例如，包括混入其中的逻辑电路的非易失性存储器电路使用低压电源(VDD，例如，约1.0V)、中压电源(VCC，例如，约3V)、正高压电源(VPP，例如，最多约11V)和负高压电源(VEE，例如，最多约-8V)。

具体地，在逻辑电路部分中使用低电源电压VDD。在非易失性存储器的外围电路中使用中电源电压VCC。正高压VPP用于将数据用线提供给非易失性存储单元。负高压VEE用于从非易失性存储器单元中擦除数据。正高压VPP通过中电源电压VCC升压来产生。负高压VEE通过将参考电压(0V)向负方向升压来产生。

在非易失性存储器的外围电路中，提供有电平移位器。一个电平移位器将VDD/VSS电平信号(即高电平为低电源电压VDD且低电平为参考电压VSS的信号)转换成VPP/VSS电平信号。另一电平移位器将VDD/VSS电平信号转换成VDD/VEE电平信号。在下文中，使用正高压VPP的前者电平移位器被称为正电压电平移位器，并且使用负高压VEE的后者电平移位器被称为负电压电平移位器。

即使当负高压电源无效时，即提供参考电压VSS而非负高压VEE时，负高压电平移位器也必须操作。对于当负电源有效和负电源无效这两种情况下均能够操作的这种负电压电平移位器，已知有日本特开专利申请Hei 11(1999)-308092号公报中公开的负电压电平移位器。

具体地，在该文献中描述的负电压电平移位器包括被耦合至用于提供负电源电压VEE的线的一对交叉耦合NMOS(N沟道金属氧化物半导体)晶体管和被耦合至用于提供电源电压VDD的线的一对输入PMOS(P沟道MOS)晶体管、以及击穿电压弛缓电路。击穿电压弛缓电路包括用于击穿电压弛缓的一对PMOS晶体管和一对NMOS晶体管。对于击穿电压弛缓NMOS晶体管的栅极，在负电源有效时提供参考电压VSS，而在负电源无效时提供电源电压VDD。

发明内容

对于逻辑电路部分，进行缩放使得其尺寸逐年减小。与此相关联，降低了低电源电压VDD的值。同时，对于用于诸如闪存的非易失性存储器的高击穿电压MOS晶体管，难以减小尺寸并且不能降低阈值电压。因此，中电源电压VCC、正高压VPP和负高压VEE的值不会从常规值变化。

上述情况使得在包括混入其中的逻辑电路的非易失性存储器的外围电路中难以实现使用负电源电压VEE的负电压电平移位器的电路配置。具体地，对于被提供给负电压电平移位器的正电压，从击穿电压弛缓的角度出发，使用作为最低正电源电压的VDD。同时，即使在负高压电源无效时，即提供参考电压VSS替代负高压VEE时，负高压电平移位器也必须操作，如上所述。因此，当由于减小尺寸而使低电源电压VDD过度降低时，在负高压电源无效的情况下，负电压电平移位器难以操作。