[发明专利]半导体装置及其制造方法有效
申请号: | 201910126804.9 | 申请日: | 2019-02-20 |
公开(公告)号: | CN110491879B | 公开(公告)日: | 2023-07-21 |
发明(设计)人: | 盐田伦也;藤田淳也;伊藤贵之 | 申请(专利权)人: | 铠侠股份有限公司 |
主分类号: | H10B43/35 | 分类号: | H10B43/35 |
代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 杨林勳 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 装置 及其 制造 方法 | ||
1.一种半导体装置,包括:
衬底;
晶体管,具备设置在所述衬底的表面区域且包含杂质的源极层及漏极层、设置在所述源极层与所述漏极层之间的所述衬底上的栅极绝缘膜、设置在所述栅极绝缘膜上的栅极电极、设置在所述源极层或所述漏极层上的第1外延层、均匀地包含浓度1×1021cm-3以上的杂质且包含浓度1×1020cm-3以上5×1020cm-3以下的碳的膜厚为10nm以上且小于150nm的第2外延层、及接触于所述第2外延层上的接触插塞;以及
存储单元阵列,设置在所述晶体管的上方。
2.根据权利要求1所述的半导体装置,其中所述晶体管为P型MOSFET,
所述杂质为硼。
3.根据权利要求1所述的半导体装置,其中所述第1外延层为杂质浓度比所述第2外延层低的非掺杂外延层。
4.根据权利要求2所述的半导体装置,其中所述第1外延层为杂质浓度比所述第2外延层低的非掺杂外延层。
5.根据权利要求1所述的半导体装置,其中与所述接触插塞接触的所述第2外延层的上表面在将所述衬底的表面设为(001)面时成为(11n)面,所述n为正整数。
6.根据权利要求1所述的半导体装置,其中所述晶体管为对所述存储单元阵列进行控制的控制电路的一部分。
7.根据权利要求1所述的半导体装置,还具备硅化物层,所述硅化物层设置在所述第2外延层与所述接触插塞之间且包含Ti、Si、B、C。
8.根据权利要求1所述的半导体装置,其中所述第1外延层自比所述衬底的表面低的位置设置。
9.一种半导体装置的制造方法,包括:
在衬底上形成栅极绝缘膜;
在所述栅极绝缘膜上形成栅极电极;
将杂质导入至所述衬底的表面区域而形成源极层及漏极层;
使半导体结晶在所述源极层或所述漏极层上外延生长至比所述衬底的表面高的位置为止,而形成第1外延层;
使半导体结晶在所述第1外延层上外延生长,一边同时掺杂所述杂质及碳这两种一边将Si成膜,形成均匀地包含浓度1×1021cm-3以上的杂质且包含浓度1×1020cm-3以上5×1020cm-3以下的碳的膜厚为10nm以上且小于150nm的第2外延层;
形成具备接触于所述第2外延层上的接触插塞的晶体管;以及
在所述栅极电极的上方形成存储单元阵列。
10.根据权利要求9所述的半导体装置的制造方法,其中所述第2外延层是通过一边掺杂所述杂质及碳这两种一边使半导体结晶外延生长而形成。
11.根据权利要求9所述的半导体装置的制造方法,其中所述第2外延层是通过不掺杂所述杂质而使半导体结晶外延生长,然后离子注入所述杂质及碳而形成。
12.根据权利要求9所述的半导体装置的制造方法,其中所述晶体管为P型MOSFET,
所述杂质为硼。
13.根据权利要求9所述的半导体装置的制造方法,其中所述第1外延层为杂质浓度比所述第2外延层低的非掺杂外延层。
14.根据权利要求9所述的半导体装置的制造方法,其中所述第2外延层以将所述衬底的表面设为(001)面时具有(11n)面的方式外延生长,所述n为正整数。
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