[发明专利]半导体装置及其制造方法

说明书

实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置包括：衬底；晶体管，具备设置在衬底的表面区域且包含杂质的源极层及漏极层、设置在源极层与所述漏极层之间的衬底上的栅极绝缘膜、设置在栅极绝缘膜上的栅极电极、设置在源极层或所述漏极层上的第1外延层、设置在第1外延层上且包含杂质及碳这两种的第2外延层、及设置在第2外延层上的接触插塞；以及存储单元阵列，设置在晶体管的上方。

[相关申请案]

本申请案享有以日本专利申请案2018-93120号(申请日：2018年5月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体装置及其制造方法。

背景技术

开发了具有三维地配置存储单元而构成的立体型存储单元阵列的NAND(Not And，与非)型闪速存储器。在这种存储器装置中，存在存储单元阵列设置在对其进行控制的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路的上方的情况。在该情况下，在形成存储单元阵列时的热处理步骤中，对CMOS电路或接触插塞施加热负载，对CMOS的电特性或接触电阻带来不良影响。例如，在P型MOSFET(MOS Field EffectTransistor，MOS场效应晶体管)的扩散层中，使用硼作为杂质，但如果该硼向通道部扩散，那么引起短通道效应。另外，也存在如下情况：如果扩散层的硼向接触插塞扩散，那么接触插塞的金属材料与硼反应，接触电阻上升。

发明内容

实施方式提供一种能够抑制因热负载所致的短通道效应及接触电阻上升的半导体装置及其制造方法。

实施方式的半导体装置包括：衬底；晶体管，具备设置在衬底的表面区域且包含杂质的源极层及漏极层、设置在源极层与所述漏极层之间的衬底上的栅极绝缘膜、设置在栅极绝缘膜上的栅极电极、设置在源极层或所述漏极层上的第1外延层、设置在第1外延层上且包含杂质及碳这两种的第2外延层、及设置在第2外延层上的接触插塞；以及存储单元阵列，设置在晶体管的上方。

附图说明

图1是表示第1实施方式的半导体装置中的存储单元阵列的构成的一例的图。

图2是导电膜贯通多条字线WL及层间绝缘层的部分的放大截面。

图3是表示控制电路的P型MOSFET的构成例的剖视图。

图4A～图4E是表示第1及第2外延层及其周边的概略的剖视图。

图5A及图5B是表示第1及第2外延层的硼浓度的曲线图。

图6是表示第1实施方式的半导体装置的接触构造的一例的剖视图。

图7～图12是表示第1实施方式的半导体装置的制造方法的一例的剖视图。

图13是表示第2外延层的硼浓度与接触电阻的关系的曲线图。

图14是表示第2外延层的碳浓度与接触电阻的关系的曲线图。

图15是表示第2外延层的厚度与接触电阻的关系的曲线图。

图16是表示第2实施方式的半导体装置的接触构造的一例的剖视图。

图17是表示第2实施方式的变化例1的半导体装置的接触构造的一例的剖视图。

图18是表示第2实施方式的变化例2的半导体装置的接触构造的一例的剖视图。

图19是表示第2实施方式的变化例3的半导体装置的接触构造的一例的剖视图。

具体实施方式