[发明专利]半导体器件

说明书

本申请的各实施例涉及半导体器件。提供了能够稳定地处理具有低压电源的电压电平的信号的半导体器件。半导体器件包括具有根据阈值电压的电平变化存储数据的多个存储晶体管和向存储晶体管的每个栅极提供每个电压的多个存储栅极线的第一存储块和第二存储块。半导体器件还包括：与第一存储块对应地设置的用于驱动多个存储栅极线的第一电压控制线和第二电压控制线以及与第二存储块对应地设置的用于驱动多个存储栅极线的第三电压控制线和第四电压控制线。该半导体器件还包括用于驱动第一电压控制线和第三电压控制线的第一译码器；用于驱动第二电压控制线和第四电压控制线的第二译码器；以及控制要提供给第一译码器和第二译码器的电压的电压控制电路。

相关申请的交叉引用

于2018年2月22日提交的日本专利申请No.2018-030032的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。

技术领域

本公开涉及电平转换电路，并且还涉及输出具有与输入信号不同的电压的输出信号的译码电路。

背景技术

用于逻辑混合非易失性存储器电路的电源是各种各样的。在逻辑电路部分中通常使用低压电源(VDD，约1V)，在非易失性存储器的外围电路中通常使用中压电源(VCC，约3V)，并且进一步，通过提升来自中压电源的电压而生成的正高压电源(VPP，最大约11V)和负高压电源(VEE，最大约-8V)用于在存储单元中进行写入和擦除(参考日本未审查专利申请公开No.2011-165269)。

用于逻辑电路部分的低压MOS晶体管正在逐渐缩小，并且小型化逐年推进。据此，有必要在耐压方面以较低的电源电压来操作晶体管，这导致降低低压电源的电压。

另一方面，形成诸如闪存等非易失性存储器部分的高压MOS晶体管难以小型化并且仍然保持中压和高压。

处理高电压的译码电路基本上需要由高压MOS晶体管来形成。然而，译码电路需要处理其内部的低压电源电平的信号。

当低压电源的电压电平变得低于高压MOS晶体管的阈值电压时，出现如下情况：具有低压电源的电压电平的信号不能正常处理。

发明内容

为了解决上述问题，本发明提供了一种能够稳定地处理具有低压电源的电压电平的信号的半导体器件。

根据说明书的描述和附图，其他目的和新颖特征将很清楚。

根据本公开的各方面的一种半导体器件包括具有根据阈值电压的电平变化存储数据的多个存储晶体管以及向存储晶体管的每个栅极提供每个电压的多个存储栅极线的第一存储块和第二存储块。半导体器件还包括：对应于第一存储块而设置的用于驱动多个存储栅极线的第一电压控制线和第二电压控制线以及对应于第二存储块而设置的用于驱动多个存储栅极线的第三电压控制线和第四电压控制线。该半导体器件还包括用于驱动第一电压控制线和第三电压控制线的第一译码器；用于驱动第二电压控制线和第四电压控制线的第二译码器；以及用于控制要提供给第一译码器和第二译码器的电压的电压控制电路。在写入操作之前，电压控制电路向第一译码器提供第一电压和低于第一电压的第二电压，并且向第二译码器提供在第一电压与第二电压之间的第三电压以及第二电压。在写入操作模式下，电压控制电路向第一译码器提供第一电压和第三电压，并且向第二译码器提供在第三电压与第二电压之间的第四电压和低于第二电压的第五电压。

根据一个实施例，半导体器件可以稳定地处理具有低压电源的电压电平的信号。

附图说明

图1是示出根据第一实施例的半导体器件的结构的框图；

图2是示出图1中的闪存模块(FMDL)的结构的框图；

图3A、3B、3C和3D是各自示出以表格形式在数据写入模式下施加到存储单元的电压的示例的视图；