[发明专利]包括设有富陷阱区域的衬底的集成电路以及制造工艺在审

专利信息
申请号: 201910132573.2 申请日: 2019-02-22
公开(公告)号: CN110190064A 公开(公告)日: 2019-08-30
发明(设计)人: D·迪塔特 申请(专利权)人: 意法半导体(克洛尔2)公司
主分类号: H01L27/12 分类号: H01L27/12;H01L21/762
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华;董典红
地址: 法国*** 国省代码: 法国;FR
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摘要:
搜索关键词: 衬底 陷阱区域 第一域 集成电路 制造工艺 第二域 位置处 申请
【权利要求书】:

1.一种集成电路,包括衬底,所述衬底包括至少一个第一域和不同于所述至少一个第一域的至少一个第二域,其中所述衬底包含富陷阱区域,所述富陷阱区域存在于所述至少一个第二域的位置中并且不存在于所述至少一个第一域的位置中。

2.根据权利要求1所述的集成电路,其中,所述至少一个第一域包含至少一个非射频组件,并且所述至少一个第二域包含至少一个射频组件。

3.根据权利要求1所述的集成电路,其中,所述衬底是绝缘体上硅衬底,所述绝缘体上硅衬底在所述至少一个第一域中包括半导体膜、载体衬底的第一部分和位于所述载体衬底的所述第一部分和所述半导体膜之间的掩埋绝缘层,并且所述绝缘体上硅衬底在所述第二域中包括所述载体衬底的第二部分,所述第二部分被所述富陷阱区域覆盖,其中所述半导体膜和所述掩埋绝缘层不延伸到所述至少一个第二域中。

4.根据权利要求3所述的集成电路,其中,所述衬底是完全耗尽的绝缘体上硅衬底,所述半导体膜包括完全耗尽的半导体。

5.根据权利要求3所述的集成电路,其中,所述富陷阱区域包括至少一个堆叠,所述至少一个堆叠包括多晶半导体层以及位于所述衬底的下面部分和所述多晶半导体层之间的界面区,所述界面区具有与所述多晶半导体层的晶体结构不同以及与所述衬底的所述下面部分的晶体结构不同的结构。

6.根据权利要求5所述的集成电路,其中,所述至少一个多晶半导体层具有包括在0.5μm至3μm之间的厚度。

7.根据权利要求5所述的集成电路,其中,所述衬底的所述下面部分是所述载体衬底的所述第二部分。

8.根据权利要求3所述的集成电路,其中,所述载体衬底包括高电阻率衬底。

9.一种用于制作集成电路的工艺,包括在所述集成电路的衬底的第一部分中制作富陷阱区域,其中所述衬底的第二部分不包括所述富陷阱区域。

10.根据权利要求9所述的工艺,包括:

在与不包括所述富陷阱区域的所述衬底的所述第一部分相关联的第一域中制作至少一个非射频组件;以及

在与包括所述富陷阱区域的所述衬底的所述第二部分相关联的第二域中制作至少一个射频组件。

11.根据权利要求10所述的工艺,还包括在所述衬底中制作隔离区,这些隔离区在已经制作所述富陷阱区域之后被制作。

12.根据权利要求10所述的工艺,其中,所述衬底是绝缘体上硅衬底,所述绝缘体上硅衬底包括半导体膜、载体衬底和位于所述载体衬底和所述导电膜之间的掩埋绝缘层,在所述第一域中的所述制作包括:

在所述第二域中制作延伸到所述载体衬底中的沟槽;

在所述沟槽的内壁中形成至少一个界面区,所述界面区具有与所述载体衬底不同的晶体结构;以及

在所述至少一个界面区上形成至少一个多晶半导体层,所述多晶半导体层形成所述富陷阱区域,其中所述至少一个多晶半导体层具有与所述界面区的晶体结构不同的结构。

13.根据权利要求12所述的工艺,还包括处理所述至少一个多晶半导体层,以使上表面基本上位于与所述半导体膜的上表面相同的平面中。

14.根据权利要求12所述的工艺,其中,所述衬底是完全耗尽的绝缘体上硅衬底,所述半导体膜包括完全耗尽的半导体。

15.根据权利要求12所述的工艺,其中,所述载体衬底包括高电阻率衬底。

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