[发明专利]包括设有富陷阱区域的衬底的集成电路以及制造工艺

说明书

本申请涉及包括设有富陷阱区域的衬底的集成电路以及制造工艺。提供一种集成电路，包括衬底，该衬底具有至少一个第一域和与至少一个第一域不同的至少一个第二域。在衬底中仅在至少一个第二域的位置处提供富陷阱区域。至少一个第一域的位置不包括富陷阱区域。

相关申请的交叉引用

本申请要求2018年2月23日提交的法国专利申请No.1851615的优先权，其内容在法律允许的最大程度上通过引用整体并入本文。

技术领域

本发明涉及电子领域，更确切地说涉及允许生产电子电路、特别是专用于射频应用的电子电路的半导体衬底的领域。

特别地，实施例和实现方法涉及专用于射频应用的绝缘体上硅(SOI)衬底，更具体地涉及完全耗尽的绝缘体上硅(FD-SOI)衬底。

背景技术

SOI衬底通常包括位于掩埋绝缘层(通常为氧化硅)上方的半导体膜(或上半导体层)，掩埋绝缘层通常被称为BOX(代表“Buried OXide”(掩埋氧化物)的首字母缩写词)，其本身例如位于诸如体衬底之类的载体衬底上方。

通常并且优选地在p掺杂的HR半导体衬底上制造射频集成电路(RF)，HR代表高电阻率(通常指示高于1千欧姆.厘米的电阻率)，以便通过传导限制衬底中的损耗和相邻组件之间的串扰。

此外，采用SOI(绝缘体上硅)类型的HR衬底是常见的。然后，在半导体膜中和在半导体膜上形成的无源或有源组件通过掩埋氧化物层而与载体衬底绝缘。

然而，已经观察到，尽管采用这种衬底减少了与衬底相关联的损耗，但它并不能完全防止发生损耗。具体地，由于用于制造该氧化物层的工艺，固定电荷不可避免地存在于掩埋绝缘层(BOX)中。它们负责在衬底中在BOX附近积聚能够形成导电沟道的移动电荷。因此，尽管采用HR型衬底，但衬底中的寄生表面传导仍然是电损耗的来源。

半导体膜/BOX/载体衬底堆叠此外还表现为MOS(金属氧化物半导体)电容器。对于第一近似，与该MOS电容器相关联的反型层的厚度与载体衬底的掺杂剂浓度的平方根成反比地变化。因此可以理解，如果载体衬底是HR型，即弱掺杂，则该厚度增加。该电容器具有通过施加到形成在面对BOX并且在BOX上方的绝缘硅膜中或在该绝缘硅膜上的组件的电势进行调制的特性。该调制寄生电容器负责影响集成电路的RF组件的谐波失真和串扰，其方式对这些组件的性能有害。这种失真尤其可以通过三阶截距点(缩写为TOIP或IP3)方法而被量化。

为了弥补这种影响，已知使用更复杂的载体-衬底结构，其并入了一个特定区域，该特定区域将载体衬底的单晶部分和掩埋绝缘层(BOX)分开，以便在BOX附近创建易于捕获自由电荷载流子的高密度表面态。利用表面态对自由电荷载流子的这种捕获极大地减少了寄生表面传导影响。此外它还在载体衬底/BOX界面处导致半导体中的费米能级钉扎，这使得寄生MOS电容器的电容很大程度上独立于施加到在掩埋绝缘层(BOX)上方面对形成的组件上的电势，因此限制了谐波失真。这些特定区域是本领域技术人员已知的富陷阱(trap-rich)区域。这种衬底被称为富陷阱衬底。

富陷阱区域及其制作已成为许多出版物的主题，其中可提及：Raskin，“SOItechnology:An Opportunity for RF Designers”，Journal of Telecommunications andInformation Technology，2009年4月；以及美国专利No.9,929,039，两篇参考文献均被引用并入，其描述了在SOI衬底的掩埋绝缘层(BOX)下方制作富陷阱电荷捕获区域。

然而，在半导体膜中和在半导体膜上制作集成电路包括高温退火步骤，通常在大大高于1000℃的温度下，特别是为了形成浅沟槽隔离(STI)。然而，这种退火导致在富陷阱区域的上表面处创建粗糙度，这导致半导体膜中的粗糙度，这对集成电路的某些组件的正确操作是有害的。