[发明专利]一种基于延迟结合数字逻辑运算的脉冲展宽电路

权利要求书

1.一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。

2.根据权利要1所述的一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，延迟模块优先为高精度模拟延迟芯片，通过FPGA驱动实现对脉冲信号延迟；模拟延迟芯片为MC10EP195，模拟延迟芯片正向供压VCC为3.3V、负向供压VEE为0V，通过D0-D9接口与FPGA的I/O端口串行连接，所需延时由D[9:0]输入的10个数据决定，延迟步长为10ps，通过从管脚4和5以差分的形式输入原始脉冲信号，延迟后经管脚20和21同样以差分的形式输出；其中，VCF为输入信号LVCMOS、ECL、LVTTL模式选择，VEF为ECL模式输入的参考电压。

3.根据权利要2所述的一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，逻辑单元优先为高速可编程的逻辑门，可编程选择对原始信号和延迟信号进行与或逻辑运算；原始信号经脉冲展宽电路高精度模拟延迟芯片延时后，与原始信号经高速可编程逻辑门进行与逻辑运算，得到窄脉宽脉冲；原始信号与得到的窄脉冲经高速可编程逻辑门进行或逻辑运算，实现高精度展宽。

4.根据权利要1所述的一种基于延迟结合数字逻辑运算的脉冲展宽电路，其特征在于，逻辑门为HMC843，配置实现AND、NAND、OR和NOR逻辑功能；-3.3V单电源供电，输出电平控制管脚VAC为-0.4V用于损耗补偿或信号电平优化，对两者输入端加入隔直电容；所有输入输出信号以50Ω端接至片上接地，J1-J6口未接入电阻；管脚AN和AP、管脚BN和BP接入两路进行逻辑运算的信号并以差分形式输入，经数字逻辑运算后通过管脚OUTP和OUTN以差分形式输出。