[发明专利]一种基于延迟结合数字逻辑运算的脉冲展宽电路

说明书

一种基于延迟结合数字逻辑运算的脉冲展宽电路，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。

技术领域

本发明属于高速高精度超窄脉冲发生器领域，特别涉及一种基于延迟结合数字逻辑运算的脉冲展宽电路。

背景技术

脉冲展宽是将一输入的脉冲信号展宽成具有一定宽度和精度的宽脉冲信号。传统脉冲展宽最早采用单稳态集成电路定宽的方法实现，但是单稳态触发器需要外接的电阻、电容才可实现，一方面不利于电路集成，另一方面电阻、电容容易受温度、湿度等因素影响，展宽精度大大受限；而如果对其进行温度补偿时，调试过程又相当繁琐。

随着数字集成电路技术迅速发展，为了克服单稳态集成电路定宽的致命缺点，目前脉冲发生器大多数采用对时钟信号进行分频和变频来实现脉冲展宽，这种方法实现脉冲展宽相比单稳态电路宽度适应能力和展宽精度得到很大提高，同时便于修改脉宽参数；但是这种方法产生的脉宽很难达到10ns 以下，展宽精度很难达到皮秒量级，无法应用到像超高速分幅相机这样的许多高精度精密仪器当中。

发明内容

本发明的目的在于提供一种基于延迟结合数字逻辑运算的脉冲展宽电路，以解决上述问题。

为实现上述目的，本发明采用以下技术方案：

一种基于延迟结合数字逻辑运算的脉冲展宽电路，包括ARM、FPGA、延迟模块和逻辑单元；ARM连接FPGA，延迟模块和逻辑单元均与FPGA连接，延迟模块和逻辑单元连接，延迟模块和逻辑单元结合进行脉冲整形实现脉冲展宽；ARM系统用于实现串口和TCP/IP通信，ARM接收到命令数据之后通过内部的串行总线发送给FPGA；FPGA驱动延迟模块实现对脉冲信号的延迟，采用高速可编程逻辑门作为逻辑单元，两者配合完成数字逻辑脉冲整形，对脉冲信号进行脉宽展宽。

进一步的，延迟模块优先为高精度模拟延迟芯片，通过FPGA驱动实现对脉冲信号延迟；模拟延迟芯片为MC10EP195，模拟延迟芯片正向供压VCC 为3.3V、负向供压VEE为0V，通过D0-D9接口与FPGA的I/O端口串行连接，所需延时由D[9:0]输入的10个数据决定，延迟步长为10ps，通过从管脚4和5以差分的形式输入原始脉冲信号，延迟后经管脚20和21同样以差分的形式输出；其中，VCF为输入信号LVCMOS、ECL、LVTTL模式选择， VEF为ECL模式输入的参考电压。

进一步的，逻辑单元优先为高速可编程的逻辑门，可编程选择对原始信号和延迟信号进行与或逻辑运算；原始信号经脉冲展宽电路高精度模拟延迟芯片延时后，与原始信号经高速可编程逻辑门进行与逻辑运算，得到窄脉宽脉冲；原始信号与得到的窄脉冲经高速可编程逻辑门进行或逻辑运算，实现高精度展宽。

进一步的，逻辑门为HMC843，配置实现AND、NAND、OR和NOR 逻辑功能；-3.3V单电源供电，输出电平控制管脚VAC为-0.4V用于损耗补偿或信号电平优化，对两者输入端加入隔直电容；所有输入输出信号以50Ω端接至片上接地，J1-J6口未接入电阻；管脚AN和AP、管脚BN和BP接入两路进行逻辑运算的信号并以差分形式输入，经数字逻辑运算后通过管脚OUTP和OUTN以差分形式输出。

与现有技术相比，本发明有以下技术效果：