[发明专利]二进制至格雷转换电路、相关的FIFO存储器、集成电路和方法

说明书

本公开的各实施例涉及二进制至格雷转换电路、相关的FIFO存储器、集成电路和方法。公开了一种用于执行二进制至格雷转换的电路和方法。第一二进制信号表示目标值并且第二二进制信号存储在寄存器中。确定一组二进制候选值，其中每个二进制候选值的相应的格雷等效具有距第二二进制值的格雷等效为1的汉明距离。根据第一二进制信号和第二二进制信号的选择二进制候选值中的一个。在寄存器的输入处提供所选择的二进制候选值。通过确定所选择的二进制候选值的格雷编码等效来生成编码信号。

相关申请的交叉引用

本申请要求于2018年2月23日提交的意大利申请号102018000003008的权益，该申请通过引用并入本文。

技术领域

本发明一般涉及二进制至格雷转换电路、以及相关的FIFO存储器、集成电路和方法。

背景技术

促进以不同频率计时的组件之间的系统中的数据交换的可能方法包括如在例如欧洲专利文献EP2362318A1中描述的先入先出(FIFO)存储器。

可以经由用于读/写操作的单独逻辑块来访问这样的FIFO存储器，其可以属于单独的时钟域。具体地，FIFO存储器的操作可以包括响应于第一时钟域而写入以及响应于第二时钟域而进行读取。

FIFO存储器电路可以包括存储区，例如，用多个寄存器实现的寄存器组。此外，FIFO存储器包括：写接口，被配置为生成指示用于写操作的存储区中的地址/存储位置的写指针；以及读接口，被配置为生成指示用于读操作的存储区中的地址/存储位置的读指针。因此，FIFO存储器可以耦合到第一数字电路和第二数字电路，第一数字电路被配置为向写入接口提供数据以将数据存储在存储区中，第二数字电路被配置为访问读取接口以从存储区读取数据。

通常，存储位置的数目是有限的。因此，写接口应该能够确定存储区未满，并且读接口应该能够确定存储区不为空。为此，通常通过比较写指针和读指针来生成控制信号。

在这方面，可以通过使用与FIFO相关联的同步电路来促进信号一致性，该同步电路被配置为在写指针和读指针之间提供同步。此外，通常写指针和读指针不作为二进制值交换，但是写指针和读指针从二进制编码转换为格雷编码。格雷码在本领域中是公知的。例如，可以参考用于构造具有给定数目的位的格雷码的美国专利申请公开号2008/0013386A1，为此目的其通过引用并入本文。

因此，这种同步涉及例如第一时钟域中的二进制编码写指针的格雷编码操作(写时钟信号)和第二时钟域中的格雷编码操作(读时钟信号)以便再次获得二进制编码写指针。也可以对读指针执行类似的操作。

具体地，这种格雷编码确保在写指针和读指针增加时仅单个位改变。实际上，在传统的FIFO存储器中，每个时钟周期写入或读取单个存储位置，例如，分别响应于由第一或第二数字电路提供的写或读使能信号。例如，在该方案中，写指针在每个写时钟周期只能增加一个，从而导致格雷编码的写指针仅改变单个位，即两个连续写指针之间的汉明距离最多是1，从而减少传输过程中可能出现的故障。

然而，写接口和/或读接口也可以支持突发模式(burst mode)，其中可以在单个时钟周期中写入或读取多个存储位置，从而通过可能大于一个的存储位置的数目来增加写指针或读指针。然而，二进制编码的写指针的这种跳转可能在同步期间导致错误，只要这样的增量将导致格雷编码的写指针相对于大于1的汉明距离的先前值的变化。对于读指针也存在类似的问题。

发明内容

该描述涉及用于从二进制码信号生成格雷码信号的技术。例如，这种格雷编码信号可用于通过多个时钟域同步数据。一个或多个实施例可以应用于包括能够进行突发写入的FIFO存储器的同步电路。