[发明专利]NAND闪存操作技术

说明书

一种高密度存储器，例如立体NAND闪存，的写入方法，修改在写入操作期间所施加的波形，以减轻在操作期间对于未被选取用来进行写入的存储单元的无预期干扰。此方法通常在写入序列中的写入验证通过电压和写入通过电压之间的时间间隔内施加偏压安排。此偏压安排包括软压降和预启动，用以减小写入操作期间位于未被选取的NAND存储单元串行的浮置通道上的电压分布变异程度。

本发明主张美国编号62/745,152，申请日为2018年10月12日的临时申请案的优先权。且此临时申请案的内容，将通过引用并入的方式全文收载于本发明说明书之中。

技术领域

本发明是有关高密度存储器的设计，包括立体NAND存储器的设计，这些存储器是被配置来减少因为对被选取存储单元进行写入操作所产生的干扰，而这些干扰会扰乱储存在存储单元阵列中其他存储单元的数据。

背景技术

包含有立体NAND存储器的高密度集成电路存储器，目前正持续发展中，用来降低数据储存的成本。为了实现这个目的，会将存储单元的尺寸缩小，并且增加存储单元阵列的密度。由于这些存储器结构复杂，因此在操作期间所产生的电场会干扰或扰乱储存在未进行操作的存储单元中的电荷。而这些所谓的写入干扰和读取干扰效应会降低存储器的可靠度和耐用性，或者使存储单元需要更大的操作余裕(operating margin)。

现有技术还提出以实现多阶层存储单元(multilevel cells MLC)的方式，来解决数据储存密度的问题。其中，多阶层存储单元中的的每一个存储单元，可以储存2个位(bits)或3个位(三阶层存储单元)。而这些多阶层存储单元需要具有较窄边际界线的多个阈值电压范围的结构和程序来支持。但这些较窄边际界线会加剧储存在存储器中的电荷所造成的干扰或扰乱的问题。

因此，有需要提供操作高密度存储器的方法，以缓解因为提高存储器密度，而对储存在高密度存储器的存储单元中的数据造成非预期的干扰的趋势发展。

发明内容

本说明书描一种技术，提供修改施加于写入操作期间的波形，以减轻在操作期间对于未被选取用来进行写入操作的存储单元所产生的非预期干扰。通常，此一技术是提供来在写入序列中的写入验证通过电压(program verify pass voltages)和写入通过电压(program pass voltages)二者间的时间间隔内施加偏压安排(bias arrangement)。其中，写入序列可以包括「软压降(soft ramp down)」、「预启动(pre-turn-on)」或两者，用以减少写入操作期间未被选取的NAND存储单元串行的浮接通道上的电平分布变异程度。偏压安排的变化可以为「软压降」(如图7A所绘示)、两步骤压降(如图8A所绘示)、预启动(如图9A所绘示)、两步骤压降加上预启动(如图10A所绘示)、「增强(plus)」预启动(如图11A所绘示)和两步骤压降加上增强预启动(如图12A所绘示)。

由前述内容可以发现，在上述时间间隔中所施加的偏压安排，可以减轻未被选取的NAND存储单元串行的写入干扰，进而可以扩大高密度存储器的感测裕度。

为了让本发明的其他方面及优点更明显易懂，特举出下述的附图、详细的说明书与权利要求来进行说明。

附图说明

图1绘示一种存储器元件以及包括NAND闪存阵列和配置来做为偏压控制器的主机的简化方块图。

图2绘示一种使用于图1的存储器元件中的垂直NAND存储单元串行结构示意图。

图3绘示一种使用于本说明书所述存储器中，用以实现每个存储单元储存2位的存储器元件的阈值电压值分布。

图4绘示一种适用于图1所绘示的系统中的3D垂直NAND存储器元件的等效电路方块图。

图5绘示一种写入序列的频率图，其中写入序列包括写入程序之后的写入验证程序。