[发明专利]MOSFET终端结构及其制备方法

说明书

本发明提供一种MOSFET终端结构及其制备方法，MOSFET终端结构包括：第一导电类型的衬底；第一导电类型的外延层；第一源极多晶硅层；第一介质层；第二源极多晶硅层；第二介质层，第二介质层的厚度小于第一介质层的厚度；栅极多晶硅层；栅氧化层；绝缘隔离层；第二导电类型的第一体区；第一导电类型的源区。本发明的MOSFET终端结构可以使得终端区的击穿电压高于有源区的击穿电压，从而有效保护MOSFET终端结构，提高MOSFET终端结构的性能；本发明的MOSFET终端结构中有源区内第二沟槽的侧壁及底部的第二介质层的厚度可以比较薄，可以提高有源区的漂移层的浓度，从而优化MOSFET终端结构的导通电阻。

技术领域

本发明属于集成电路设计及制造技术领域，特别是涉及一种MOSFET终端结构及其制备方法。

背景技术

功率半导体器件的设计中，终端保护区的设计非常重要。有源区的设计决定了功率半导体器件的电阻电容以及击穿电压等特性，但它受限于终端保护设计的有效性和面积。

由于深沟槽器件的性能优于传统沟槽器件，深沟槽器件在功率半导体器件中占有比率越来越大。现有具有深沟槽的MOSFET终端器件中有源区内深沟槽侧壁的介质层厚度与终端区内深沟槽侧壁的介质层的厚度，但上述的MOSFET终端器件终端区的耐压低于有源区的耐压，限制了所述MOSFET终端器件的整体耐压，使得所述MOSFET终端器件的可靠性较低；为了提高所述MOSFET终端器件的整体耐压，需要增加有源区内深沟槽侧壁的介质层的厚度及终端区内深沟槽侧壁的介质层的厚度，而有源区内深沟槽侧壁的介质层的厚度太厚会导致所述MOSFET终端器件的导通电阻偏高，从而影响所述MOSFET终端器件的性能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOSFET终端结构及其制备方法，用于解决现有技术中MOSFET终端器件中有源区内深沟槽侧壁的介质层厚度与终端区内深沟槽侧壁的介质层的厚度而导致的MOSFET终端器件的整体耐压、可靠性较低及导通电阻偏高等问题。

为实现上述目的及其他相关目的，本发明提供一种MOSFET终端结构，所述MOSFET终端结构包括：

第一导电类型的衬底；

第一导电类型的外延层，位于所述第一导电类型的衬底的上表面；所述第一导电类型的外延层及所述第一导电类型的衬底包括沿横向分布的有源区及终端区；

第一源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述终端区内；

第一介质层，位于所述第一源极多晶硅层与所述第一导电类型的外延层之间；

第二源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述有源区内；

第二介质层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间，所述第二介质层的厚度小于所述第一介质层的厚度；

栅极多晶硅层，位于所述第一导电类型的外延层内，且位于所述第二源极多晶硅层的上方；

栅氧化层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间；

绝缘隔离层，位于所述第一导电类型的外延层内，且位于所述栅极多晶硅层与所述第二源极多晶硅层之间；

第二导电类型的第一体区，位于所述栅氧化层的外围；

第一导电类型的源区，位于所述栅氧化层的外围，且位于所述第二导电类型的第一体区上方。

可选地，所述栅氧化层的厚度小于所述第一介质层的厚度。

可选地，所述第一导电类型包括N型且所述第二导电类型包括P型或所述第一导电类型包括P型且所述第二导电类型包括N型。

可选地，所述MOSFET终端结构还包括：