[发明专利]用于SAR_ADC的高速数字逻辑电路及采样调节方法

权利要求书

1.一种用于SAR_ADC的高速数字逻辑电路，所述电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；其特征在于，比较器和逻辑控制单元被时钟信号Clk同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号Ci，通过设置延迟匹配，使得逻辑控制单元输出的上升沿信号Ci略晚于比较器输出有效比较结果Dp/Dn，从而使得Dp/Dn被对应的上升沿信号Ci捕获，从而建立电容阵列；i＝0,1,…,N-1，N表示SAR_ADC的位数；所述逻辑控制单元包括或门和串联的N+1个D触发器，所述D触发器包括与门、上拉PMOS管、传输门和多个反相器；数据信号Di从数据输入端进入传输门并发送至第一反相器，复位信号Ri从复位信号输入端输入，并与第一反相器的输出结果一起经过第二反相器的数据输出端输出数据信号Qi；将复位信号Ri与时钟输入端CP端的时钟信号Clk中CPi经过与门从第三反相器输出，其中，第N+1个D触发器的输出信号CO和外部采样控制信号Clks输入或门OR，或门OR的输出信号即是内部采样控制信号Clks_in；前N个D触发器的复位信号时钟是内部采样信号的取反信号，第N+1个D触发器的复位信号是由外部采样信号的取反信号决定。

2.根据权利要求1所述的一种用于SAR_ADC的高速数字逻辑电路，其特征在于，当复位信号输入端输入的复位信号Ri和时钟信号CPi都为0时，D触发器的数据输出端Qi被复位为0；当复位信号输入端的复位信号Ri为1，且时钟信号输入端的时钟信号CPi为1时，D触发器的数据输出端的输出数据信号Qi被刷新为其数据输入端的输入信号Di；D触发器的复位信号Ri为1，时钟信号CPi为0时，D触发器的数据输出端Qi保持上一个状态的值；D触发器的复位信号Ri为0时，比较器的时钟信号CPi不能为1。

3.根据权利要求1所述的一种用于SAR_ADC的高速数字逻辑电路，其特征在于，所述复位信号输入端是通过内部采样控制信号Clks_in的反相信号Clks_inn进行控制；所述内部采样控制信号Clks_in包括通过将第N+1个D触发器的输出信号和外部采样控制信号输入或门，或门的输出信号即为内部采样控制信号Clks_in。

4.一种用于权利要求2或3任一所述的SAR_ADC的高速数字逻辑电路的采样调节方法，其特征在于，所述方法包括当N次逐次逼近过程完成后，外部采样控制信号Clks仍然为0，第N+1个D触发器产生的输出信号变为1，使得或门的输出信号变为1，从而SAR_ADC立即进入采样状态，同时，前N个D触发器被复位；当外部采样控制信号Clks由0变为1之后，第N+1个D触发器的被复位，其输出信号变为0，或门的输出信号仍然保持为1，使得SAR_ADC仍然处于采样状态，直到外部采样控制信号变为0，采样状态结束，SAR_ADC进入逐次逼近状态。