[发明专利]用于SAR_ADC的高速数字逻辑电路及采样调节方法

说明书

本发明属于模拟或数模混合集成电路技术领域，涉及一种高速SAR_ADC数字逻辑电路，具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法，所述数字逻辑电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；比较器和逻辑控制单元被时钟信号同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号，通过设置延迟匹配，使得上升沿信号略晚于比较器输出Dp/Dn，Dp/Dn则被对应的上升沿信号捕获，从而建立电容阵列；本发明消除了传统并行数字逻辑采用数字逻辑窗口来捕获比较器效输出结果所带来的电容阵列错误建立的缺点；在采用异步逻辑的情况下，可以最大程度上增加SAR_ADC的采用时间。

技术领域

本发明属于模拟或数模混合集成电路技术领域，涉及一种高速SAR_ADC 数字逻辑电路；具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR结构ADC具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR结构ADC的速度又得到了巨大的提升。因此，高速SAR 结构ADC成为目前模数转换器的研究热点。传统的SAR结构ADC中，由于采用异步逻辑，每一次逐次逼近过程中，比较器完成比较器之后，给出触发信号触发数字逻辑，数字逻辑通过获取比较器的比较结果，控制电容阵列中的开关切换，从而使得电容阵列中，电荷守恒极板的电压进行逐次逼近。但传统结构中，比较器的比较过程和数字逻辑电路的工作过程是串行进行的，延迟较大。因此，传统结构不利于高速SAR结构ADC的实现。

传统SAR结构ADC环路延迟示意图如图1所示，其中T_comp表示比较器的比较延迟，T_reset表示比较器的复位延迟，T_logic表示数字逻辑延迟，T_dac表示DAC 建立延迟。由图1可知，传统的SAR结构ADC数字逻辑电路中，一个逐次逼近周期的延迟可以近似表示为T_comp+T_logic+T_dac，以10位SAR结构ADC为例进行说明，总的延迟为10(T_comp+T_logic+T_dac)。

总体而言，上述3个延迟时间大致相同，如果可以减小其中一个环节的延迟时间，总的延迟时间可以大大减小，这对于提高SAR结构ADC的整体速度非常重要。由电路知识可知，比较器的复位延迟T_reset和比较器的比较延迟T_comp大致相同，而如图1所示，比较器的复位延迟(T_logic+T_dac)明显长于比较器的比较延迟T_comp，比较器的复位延迟并不需要这么长的时间，而是比较器必须等待T_logic+T_dac的延迟之后，才能进行下一次比较。