[发明专利]一种过电压摆幅静电放电防护器件及电路

说明书

本申请提供一种过电压摆幅静电放电防护器件及电路，本发明提供的过电压摆幅静电放电防护器件，在现有技术双向性硅控整流器结构基础上，还包括至少一个触发点，所述触发点接收触发电路的触发电流，从而为双向性硅控整流器的PN结导通时提供电压，使得双向性硅控整流器在达到触发电压之前提前触发，进而降低了双向性硅控整流器的触发电压。所述过电压摆幅静电放电防护器件，从而可针对输入/输出端点提供一双向性且低触发电压的静电放电路径，搭配VDD到VSS间的ESD钳制电路可取代传统静电放电防护架构并同时具有低ESD触发电压，可使用于过电压摆幅输入输出讯号应用。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种过电压摆幅静电放电防护器件及电路。

背景技术

随着半导体工艺越来越先进，静电放电(Electrostatic Discharge，简称ESD)防护电路扮演了愈来愈重要的角色，静电放电防护电路主要在集成电路遭受静电放电时提供低阻抗的放电路径，避免静电放电造成内部电路损伤；同时在正常电路操作时必须保持关闭状态避免造成漏电。

传统的静电放电防护电路，主要通过在输入/输出端(Input/Output，简称IO)增加对电源(VDD)的P型二极管(或是P型金属氧化物半导体场效晶体管)以及对地(VSS)的N型二极管(或是N型金属氧化物半导体场效应晶体管)，同时需在VDD到VSS间增加ESD钳制电路以完成输入/输出端点的静电放电防护电路，请参见图1或图2所示，图1为现有的一种静电放电防护电路结构示意图，图2为现有的另一种静电放电防护电路结构示意图；但是上述两种ESD防护电路在输入电压超过VDD时，会造成IO端对VDD端通过P型二极管(或P型金属氧化物半导体场效应晶体管)漏电，或者当输入电压低于VSS时，会造成IO端对VSS端通过N型二极管(或N型金属氧化物半导体场效应晶体管)漏电。

为解决漏电问题，现有技术中采用具有高ESD能力的器件——双向性硅控整流器件(silicon-controlled rectifier，简称SCR)，但是，由于双向性硅控整流器件具有较高的触发电压，使得半导体集成电路中容易出现：内部器件损坏时，静电放电防护电路尚未导通的情况，造成ESD电路起不到作用。

发明内容

有鉴于此，本发明提供一种过电压摆幅静电放电防护器件及电路，以解决现有技术中应用在过电压摆幅的输入/输出端时，双向性硅控整流器件具有较高的触发电压，造成ESD电路起不到作用的问题。

为实现上述目的，本发明提供如下技术方案：

一种过电压摆幅静电放电防护器件，形成在晶圆上，所述过电压摆幅静电放电防护器件包括：

位于所述晶圆上，且具有与所述晶圆隔离的深掺杂衬底；

位于所述深掺杂衬底上的多个掺杂区，所述多个掺杂区包括：

第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区和所述第二掺杂区的掺杂类型相同，所述第三掺杂区与所述深掺杂衬底的掺杂类型相同，且与所述第一掺杂区的掺杂类型相反；

所述第三掺杂区围绕所述第一掺杂区和所述第二掺杂区，且位于所述第一掺杂区和所述第二掺杂区之间，将所述第一掺杂区和所述第二掺杂区分离；

位于所述第一掺杂区的第一P+区和第一N+区；

位于所述第二掺杂区的第二P+区和第二N+区；

以及至少一个触发点，所有所述触发点均接收触发电路的触发电流，当包含一个触发点时，所述触发点位于所述第三掺杂区内；当包含两个触发点时，两个触发点分别位于所述第一掺杂区内和所述第二掺杂区内；当包含三个触发点时，三个触发点分别位于所述第一掺杂区内、所述第二掺杂区内和所述第三掺杂区内；

所述触发点为所述第一掺杂区与所述第三掺杂区之间的导通提供叠加电压，以降低所述第一掺杂区与所述第三掺杂区之间的导通电压；