[发明专利]一种VCSEL阵列结构及其制备方法

说明书

本发明提供一种VCSEL阵列结构及其制备方法，VCSEL阵列结构包括依次层叠设置的衬底、第一DBR层、有源层、氧化层、蚀刻截止层、第二DBR层、欧姆接触层和电极，还包括至少一个沟槽，所述沟槽自所述电极延伸至所述第二DBR层，至少一个的所述沟槽隔离出两个以上的裸露单元，每个所述裸露单元包括依次层叠设置的所述第二DBR层、欧姆接触层和电极，还包括至少一个与所述沟槽连通的氧化孔，所述氧化孔自所述沟槽延伸至所述蚀刻截止层以暴露出所述氧化层。通过设置蚀刻截止层将蚀刻有效截止在氧化层，既确保了氧化充分，又有效避免了因有源层外露导致的失效、老化等问题。

技术领域

本发明涉及一种VCSEL芯片技术领域，尤其涉及一种VCSEL阵列结构及其制备方法。

背景技术

随着科学技术的不断发展，各种各样的VCSEL芯片已广泛应用于人们的日常生活、工作以及工业中，为人们的生活带来了极大的便利。

目前，VCSEL芯片已制成阵列结构，例如图1所示的结构，GaAs衬底1’、N型DBR层2’、MQW层3’、氧化限制层4’、P型DBR层5’、GaAs层6’和环形电极7’依次叠设置，然后从环形电极7’蚀刻至MQW层3’出沟槽以对氧化层4’进行氧化。该结构中，MQW层3’外露导致漏电，进而造成芯片老化和失效。

发明内容

有鉴于此，本发明的目的为：提供一种既能够确保氧化充分又不会致使有源层外露的VCSEL阵列结构及其制备方法。

本发明提供的一个技术方案为：

一种VCSEL阵列结构，包括依次层叠设置的衬底、第一DBR层、有源层、氧化层、蚀刻截止层、第二DBR层、欧姆接触层和电极，还包括至少一个沟槽，所述沟槽自所述电极延伸至所述第二DBR层，至少一个的所述沟槽隔离出两个以上的裸露单元，每个所述裸露单元包括依次层叠设置的所述第二DBR层、欧姆接触层和电极，还包括至少一个与所述沟槽连通的氧化孔，所述氧化孔自所述沟槽延伸至所述蚀刻截止层以暴露出所述氧化层。

可选的，所述蚀刻截止层的蚀刻条件与所述第二DBR层、欧姆接触层和电极的蚀刻条件不相同。

可选的，所述蚀刻截止层的组成元素包括In和P。

可选的，所述蚀刻截止层中In的含量范围为40%-60%。

可选的，所述蚀刻截止层的折射率范围为1.92-1.98，所述蚀刻截止层的厚度的计算公式为D=λ/4n，其中D为所述蚀刻截止层的厚度，λ为VCSEL阵列结构的波长，n为所述蚀刻截止层的折射率。

可选的，所述氧化孔的数量与所述沟槽的数量相同，所述氧化孔的位置与所述沟槽的位置一一对应。

可选的，所述氧化孔平行于所述氧化层方向的尺寸与所述沟槽平行于所述氧化层方向的尺寸相同。

可选的，所述有源层包括量子阱，所述量子阱的对数小于等于3。

可选的，所述沟槽的数量为两个以上，两个以上的沟槽间隔且均匀分布。

本发明提供的另一个技术方案为：

一种VCSEL阵列结构的制备方法，包括：

提供衬底；

在所述衬底上依次生长第一DBR层、有源层、氧化层、蚀刻截止层、第二DBR层、欧姆接触层和电极；

蚀刻所述电极、所述欧姆接触层和所述第二DBR层形成至少一个自所述电极延伸至所述第二DBR层的沟槽，至少一个的所述沟槽隔离出两个以上的裸露单元，每个所述裸露单元包括依次层叠设置的所述第二DBR层、欧姆接触层和电极；

自所述沟槽底部向所述蚀刻截止层蚀刻形成氧化孔，所述氧化孔自所述沟槽延伸至所述蚀刻截止层以暴露出所述氧化层。