[发明专利]基于时间数字采样的低压差稳压电路

权利要求书

1.基于时间数字采样的低压差稳压电路，其特征在于：该电路包括时间数字转换单元、晶体管阵列和负载；

所述的时间数字转换单元包含电容C，所述的电容C一端与单刀双掷开关S2的不动端相连，另一端与单刀双掷开关S1的不动端相连；

所述的单刀双掷开关S2的两端分别与输出电压Vout和共模电压Vcm相连，所述的单刀双掷开关S1的一端接入基准电压Vref，另一端与直流电流源I相连，所述的直流电流源I的另一端与电源VDD相连；

所述的单刀双掷开关S1的不动端与单刀双掷开关S3的一端相连，所述的单刀双掷开关S3的另外一端与电源地GND相连，所述的单刀双掷开关S3的不动端与所有的D触发器的时钟端相连，所述的D触发器FF1的输入端与缓冲器B1的输出端相连，所述的缓冲器B1的输入端与缓冲器B0的输出端相连，所述的缓冲器B0的输入端与开关S4相连，所述的开关S4另一端与电源VDD相连；所述的缓冲器B1的输出端与缓冲器B2相连，所述的缓冲器B2的输出端与缓冲器B3的输入端相连，以此类推，将n个缓冲器进行级联，所述的n个缓冲器的输出端分别与D触发器FF1、FF2、FF3及FFn的输入端相连，所述的n个D触发器与晶体管阵列相连；所述的晶体管阵列由n个PMOS晶体管组成，每一个晶体管的栅极分别与D触发器FF1、FF2、FF3及FFn的输出端相连，所述的n个晶体管的源极与输入电压Vin相连，漏极与输出电压Vout以及负载相连。

2.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：整个电路通过动态控制晶体管阵列中处于开启状态的晶体管数量，来改变电路输出电流，进而对输出电压进行调节；即当负载或输入电压外部条件发生变化时，输出电压偏离基准电压时，让输出电压能重新达到稳定状态，维持原有水平不变。

3.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：n个缓冲器B1、B2及Bn完全相同，所述的n个D触发器FF1、FF2及FFn完全相同，同时在时钟上升沿触发；其数量与缓冲器数量一致，具体根据对调节精度的不同要求进行设置；所述的D触发器阵列并行输出n位数字量，每一位输出分别与一个晶体管的栅极相连，所述的n个晶体管M1、M2、…、Mn完全相同，为PMOS晶体管，当PMOS管的输入为高电平时，晶体管处于关断状态，漏电流为0，当PMOS管的输入为低电平时，晶体管处于开启状态，漏电流为Id。

4.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：所述缓冲器分别由两个反相器构成，通过利用反相器的传输延时，从而达到用时间数字转换实现信号的采样与处理，如果电容的充电时间为T，每一组反相器的传输延时为td，则高电平在缓冲器阵列中传递到了第m个缓冲器，其中m＝[T/td]。

5.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：当开关S1、S2、S3、S4处于第一状态时，基准电压Vref和输出电压Vout对电容C充电，电容C上的电压为Vref与Vout的差，即Vref-Vout；当开关S1、S2、S3、S4切换至第二状态的瞬间，电容C下极板与共模电压相连，上极板电压为Vref-Vout+Vcm，电流源I开始为电容C充电，同时缓冲器B1的输入端与电源VDD相连，高电平信号开始在缓冲器阵列中进行传递；当电容C的上极板电压被充电至D触发器工作的最低电压后，第二状态结束，此时高电平在缓冲器阵列中传递到了第m个缓冲器，与之对应的前m个D触发器输出高电平，而VDD产生的高电平信号尚未到达剩余缓冲器，与这一部分缓冲器对应的D触发器输出为低电平；当输出电压Vout高于基准电压Vref时，电容C被充电至D触发器工作的最低电压的所需时间增加，第二状态延后结束，VDD产生的高电平信号传输距离增长，输出高电平的D触发器数量增加，PMOS晶体管开启数量减少，输出电流减小，输出电压Vout减小；当输出电压Vout低于基准电压Vref时，电容C被充电至D触发器工作的最低电压的所需时间减少，第二状态提前结束，VDD产生的高电平信号传输距离减短，输出高电平的D触发器数量减少，PMOS晶体管开启数量增加，输出电流增加，输出电压Vout增大，最终实现稳压的目的。