[发明专利]一种适用于宇航通信的速率自适应型LDPC译码器

说明书

本发明公开了一种适用于宇航通信的速率自适应型LDPC译码器，包括：输入数据处理模块、迭代译码模块和输出数据处理模块，输入数据处理模块包括帧同步检测单元、FIFO存储器和空帧填充单元，数据流输入帧同步检测单元，帧同步检测单元对数据做帧同步检测，并将同步的数据帧送入FIFO存储器，根据FIFO存储器的满状态标记和空状态标记，空帧填充单元从FIFO存储器读取数据帧或填充空帧送入迭代译码模块；经迭代译码模块译码后，输出数据处理模块对迭代译码后的数据做硬判决并组帧输出。本发明通过对输入数据填充空帧，实现单一主时钟自适应处理不同速率数据的译码运算。

技术领域

本申请涉及数字通信技术领域的纠错编码，尤其涉及一种适用于宇航通信的速率自适应型LDPC译码器。

背景技术

数字信号在传输过程中由于受到噪声和干扰的影响会出现差错，信道编码技术作为保证信息可靠传输的有效手段被广泛应用于各种通信系统，低密度奇偶校验码(Low-Density Parity Check Code，LDPC)最早由Gallager提出，Mackay等人进一步研究表明，LDPC码的性能在置信传播(Belief Propagation)译码算法下可以接近香农极限(ShannonLimit)，且具有较低的误码平台，是CCSDS推荐的宇航通信纠错码型之一。

LDPC码是一种线性分组码，它的校验矩阵是一个非常稀疏的矩阵，矩阵中的非零元素的数量相对行列长度来说很少。如果校验矩阵的每一行(或列)都有相同的非零元素，称这种LDPC码是规则的，否则称为不规则LDPC码。由于非规则LDPC码的校验矩阵中元素1的位置基本没规律可循，导致编译码复杂度高，实现难度大。而规则LDPC码，特别是准循环规则LDPC(QC-LDPC)码可以采用简单的移位寄存器完成编译码，硬件复杂度大大降低。

CCSDS规定的(8160，7136)LDPC码属于QC-LDPC码的一种，QC-LDPC码的译码器结构主要有三种：

串行译码：通过重复使用1个CFU和VFU运算单元来完成所有行(列)运算，占用资源最少，但需要很多个时钟周期才能完成一次完整的行(列)更新。

全并行结构：通过为每一行(列)配置一个运算单元，并使所有的运算单元并行工作来提高运算速度，最少只需要2个时钟周期就可以完成1次迭代运算，但是需要消耗很多硬件资源，芯片难以支持。

半并行结构：利用QC-LDPC校验矩阵准循环的特点，可以使用半并行结构，将校验矩阵划分成若干个子块，每个子块的节点映射成一个硬件处理单元，每次迭代过程中通过重复一个子块校验节点与变量节点运算单元来计算一个子块校验节点与变量节点的外信息，所有节点的信息更新依次由这一个子块节点处理单元来完成，这种结构能够获得串行和并行的折中。

在译码器译码过程中，由于多次迭代运算需要处理主时钟略高于输入数据伴随时钟，如果主时钟由输入数据伴随时钟2倍频得到，那么需要通过硬件锁相环提供高速时钟，对于不同输入数据速率的译码运算，则相应需要不同的硬件锁相环，因此，需要复杂的时钟切换逻辑，才能满足不同输入数据速率的译码运算需求。

为此，期望提供一种速率自适应型的LDPC译码器，在实现LDPC译码功能的基础上，通过单一主时钟支持任意速率数据的译码运算，不需要时钟切换，简化译码器的控制逻辑，提高译码器的可靠性。

发明内容

为了解决上述技术问题，本发明提供了一种适用于宇航通信的速率自适应型LDPC译码器，包括：输入数据处理模块、迭代译码模块和输出数据处理模块，其中，