[发明专利]半导体结构及其制作工艺在审

专利信息
申请号: 201910187678.8 申请日: 2019-03-13
公开(公告)号: CN111697072A 公开(公告)日: 2020-09-22
发明(设计)人: 李志成;陈威任;李凯霖 申请(专利权)人: 联华电子股份有限公司
主分类号: H01L29/78 分类号: H01L29/78;H01L29/423;H01L21/336
代理公司: 北京市柳沈律师事务所 11105 代理人: 陈小雯
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 半导体 结构 及其 制作 工艺
【说明书】:

发明公开一种半导体结构及其制作工艺,其中该半导体结构包含至少一堆叠的鳍状结构、一栅极以及一源/漏极。至少一此堆叠的鳍状结构位于一基底上,其中堆叠的鳍状结构包含一第一鳍状层以及一第二鳍状层,且一鳍状介电层夹置于第一鳍状层以及第二鳍状层之间。栅极跨设堆叠的鳍状结构。源/漏极直接设置于基底上以及全部的堆叠的鳍状结构侧壁上。

技术领域

本发明涉及一种半导体结构及其制作工艺,且特别是涉及一种具有堆叠的鳍状结构的半导体结构及其制作工艺。

背景技术

随着半导体元件尺寸的缩小,维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能,目前已逐渐发展出各种多栅极场效晶体管元件(multi-gate MOSFET)。多栅极场效晶体管元件包含以下几项优点。首先,多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合,因此具有相当的制作工艺相容性;其次,由于立体结构增加了栅极与基底的接触面积,因此可增加栅极对于通道区域电荷的控制,从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering,DIBL)效应以及短通道效应(short channel effect);此外,由于同样长度的栅极具有更大的通道宽度,因此也可增加源极与漏极间的电流量。

发明内容

本发明提出一种半导体结构及其制作工艺,其形成堆叠的鳍状结构,以改善栅极的调控能力。

本发明提供一种半导体结构,包含至少一堆叠的鳍状结构、一栅极以及一源/漏极。至少一此堆叠的鳍状结构位于一基底上,其中堆叠的鳍状结构包含一第一鳍状层以及一第二鳍状层,且一鳍状介电层夹置于第一鳍状层以及第二鳍状层之间。栅极跨设堆叠的鳍状结构。源/漏极直接设置于基底上以及全部的堆叠的鳍状结构侧壁上。

本发明提供一种半导体制作工艺,包含有下述步骤。首先,形成一堆叠层于一基底上,其中堆叠层包含由下而上堆叠的一第一层、一介电层以及一第二层。接着,图案化堆叠层,以形成至少一堆叠的鳍状结构于基底上,其中堆叠的鳍状结构包含一第一鳍状层以及一第二鳍状层,且一鳍状介电层夹置于第一鳍状层以及第二鳍状层之间。接续,形成一栅极跨设堆叠的鳍状结构。之后,蚀刻栅极侧边的堆叠的鳍状结构,以形成凹槽于堆叠的鳍状结构中并暴露出基底。而后,形成一源/漏极于此些凹槽中以及直接于基底上。

基于上述,本发明提出一种半导体结构及其制作工艺,其形成堆叠的鳍状结构于基底上,其中堆叠的鳍状结构包含多层鳍状层以及多层鳍状介电层,且各层鳍状层夹置于鳍状介电层之间,使各层鳍状层及基底彼此电性绝缘。相较于现有的鳍状结构,本发明形成一栅极跨设堆叠的鳍状结构,可改善栅极对于堆叠的鳍状结构的调控能力。

附图说明

图1为本发明一实施例的半导体制作工艺的立体示意图;

图2为本发明一实施例的半导体制作工艺的立体示意图;

图3为本发明一实施例的半导体制作工艺的立体示意图;

图4为本发明一实施例的半导体制作工艺的立体示意图;

图5为本发明一实施例的半导体制作工艺的立体示意图;

图6为本发明一实施例的半导体制作工艺的立体示意图;

图7为本发明一实施例的半导体制作工艺的立体示意图;

图8为沿图7方向BB’的局部截面示意图。

主要元件符号说明

10:绝缘结构

110、110a:基底

112:鳍状部

114:块状底部

120:堆叠的鳍状结构

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