[发明专利]具有提高的数据可靠性的存储设备及其操作方法在审

专利信息
申请号: 201910192540.7 申请日: 2019-03-14
公开(公告)号: CN110322916A 公开(公告)日: 2019-10-11
发明(设计)人: 金承范;金敏洙;李德雨 申请(专利权)人: 三星电子株式会社
主分类号: G11C16/10 分类号: G11C16/10;G11C16/08
代理公司: 北京市柳沈律师事务所 11105 代理人: 邵亚丽;张泓
地址: 韩国*** 国省代码: 韩国;KR
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摘要:
搜索关键词: 控制逻辑电路 行译码器 编程操作 编程间隔 串选择线 存储单元 存储设备 存储单元阵列 数据可靠性 控制器 重编程 配置 字线 激活
【权利要求书】:

1.一种存储设备,包括:

存储单元阵列,包含多个串选择线、分别连接到多个串选择线并且包括多个存储单元的多个单元串、以及连接到多个存储单元的多个字线;

控制逻辑电路,被配置为控制关于多个存储单元的多个数据编程步骤;以及

行译码器,被配置为基于控制逻辑电路的控制来激活多个串选择线,

其中,多个数据编程步骤包括第一编程操作和第二编程操作,在第一编程操作和第二编程操作之间形成编程间隔,并且

控制逻辑电路包括重编程控制器,被配置为控制行译码器,使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中编程间隔不同。

2.根据权利要求1所述的存储设备,其中,多个串选择线包括第一串选择线、第二串选择线和第三串选择线,并且控制逻辑电路控制行译码器,使得连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元中的编程间隔长于连接到第一字线的存储单元中连接到第二串选择线和第三串选择线的单元串中包括的存储单元中的编程间隔。

3.根据权利要求1所述的存储设备,其中,控制逻辑电路控制行译码器首先对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作,并且控制行译码器最后对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。

4.根据权利要求1所述的存储设备,其中,控制逻辑电路控制行译码器最后对连接到第一字线的存储单元中连接到第二串选择线的单元串中包括的存储单元执行第一编程操作,并且控制行译码器首先对连接到第二串选择线的单元串中包括的存储单元执行第二编程操作。

5.根据权利要求4所述的存储设备,其中,第二串选择线被设置为多个串选择线中具有最高恶化耐久性的串选择线。

6.一种操作包括存储单元阵列的存储设备的方法,所述存储单元阵列包括多个串选择线、分别连接到多个串选择线并包括多个存储单元的多个单元串、以及连接到多个存储单元的多个字线,所述方法包括:

对连接到多个字线中的第一字线的存储单元执行第一编程操作;

对连接到多个字线中的第二字线的存储单元执行第一编程操作;以及

对连接到第一字线的存储单元执行第二编程操作,

其中,在连接到第一字线的存储单元中连接到不同串选择线的单元串中包括的存储单元中,第一编程操作和第二编程操作之间的第一间隔不同。

7.根据权利要求6所述的方法,其中,第一串选择线是被设置为具有最低恶化耐久性的串选择线的串选择线,并且连接到第一串选择线的单元串中包括的存储单元中的第一间隔长于连接到除第一串选择线之外的串选择线的单元串中包括的存储单元的第一间隔。

8.根据权利要求6所述的方法,其中,对连接到第一字线的存储单元执行第一编程操作包括:

对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作;以及

对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第一编程操作。

9.根据权利要求8所述的方法,其中,对连接到第一字线的存储单元执行第二编程操作包括:

对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第二编程操作;以及

对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。

10.根据权利要求6所述的方法,其中,在连接到第一字线的存储单元中连接到不同串选择线的单元串中包括的存储单元中,第一编程操作和第二编程操作之间的第二间隔不同。

11.根据权利要求10所述的方法,其中,第二串选择线被设置为多个串选择线中具有最高恶化耐久性的串选择线。

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