[发明专利]具有提高的数据可靠性的存储设备及其操作方法

说明书

一种存储设备，包括：存储单元阵列；控制逻辑电路；和行译码器。行译码器被配置为基于控制逻辑电路的控制来激活串选择线。在第一编程操作和第二编程操作之间形成编程间隔。控制逻辑电路包括重编程控制器，被配置为控制行译码器，使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中的编程间隔不同。

对相关申请的交叉引用

本申请要求于2018年3月30日提交到韩国知识产权局的第10-2018-0037763号韩国专利申请的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开涉及一种存储设备。更具体地，本公开涉及具有提高的数据可靠性的存储设备及其操作方法。

背景技术

非易失性存储设备是包括以非易失性方式存储多条数据的多个存储单元的半导体存储设备。闪存系统是非易失性存储设备的示例，其已广泛用于通用串行总线(USB)驱动器、数码相机、移动电话、智能电话、平板电脑、个人计算机(PC)、存储卡和固态驱动器(SSD)。在诸如非易失性存储设备的存储系统中，存在实现大容量存储并且提高编程数据的可靠性的显著需求。

发明内容

根据本公开的方面，存储设备及其操作方法提供了提高的数据可靠性，由此可以根据串选择线来控制要执行的编程操作的顺序。

根据本公开的一方面，存储单元阵列包括多个串选择线，分别连接到多个串选择线并且包括多个存储单元的多个单元串，以及连接到多个存储单元的多个字线。控制逻辑电路被配置为控制关于多个存储单元的多个数据编程步骤。行译码器被配置为基于控制逻辑电路的控制来激活多个串选择线。数据编程步骤包括第一编程操作和第二编程操作，在第一编程操作和第二编程操作之间形成编程间隔。控制逻辑电路包括重编程控制器，被配置为控制行译码器，使得在连接到第一字线的存储单元中连接到不同串选择线的存储单元中编程间隔不同。

根据本公开的另一方面，存储单元阵列包括多个串选择线，分别连接到多个串选择线并包括多个存储单元的多个单元串，以及连接到多个存储单元的多个字线。操作包括存储单元阵列的存储设备的方法包括：对连接到多个字线中的第一字线的存储单元执行第一编程操作；对连接到多个字线中的第二字线的存储单元执行第一编程操作；以及对连接到第一字线的存储单元执行第二编程操作。在连接到第一字线的存储单元中连接到不同串选择线的单元串中包括的存储单元中，第一编程操作和第二编程操作之间的第一间隔不同。

根据本公开的另一方面，存储单元阵列包括多个串选择线，分别连接到串选择线并包括多个存储单元的多个单元串，以及连接到存储单元的多个字线。操作包括存储单元阵列的存储设备的方法包括：对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第一编程操作；对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第一编程操作；对连接到第二字线的存储单元执行第一编程操作；对连接到第一字线的存储单元中连接到除第一串选择线之外的串选择线的单元串中包括的存储单元执行第二编程操作；以及对连接到第一字线的存储单元中连接到第一串选择线的单元串中包括的存储单元执行第二编程操作。

附图说明

从以下结合附图的详细描述中将更清楚地理解本公开的实施例，其中：

图1示出根据本公开示例性实施例的存储系统的框图；

图2示出根据本公开示例性实施例的存储设备的框图；

图3A和图3B是示出根据本公开的示例性实施例在执行编程操作时要形成的存储单元的阈值电压的分布的曲线图；

图4示出图2的存储块中的第一存储块的实现示例的透视图；

图5示出图2的存储块中的第一存储块的等效电路的电路图；

图6示出图4中所示的存储块的横截面的一部分；