[发明专利]正交时钟生成电路以及方法

说明书

本发明涉及一种正交时钟生成电路以及方法。该正交时钟生成电路包括近似正交时钟生成器和I/Q校正电路。近似正交时钟生成器具有被配置为接收输入信号的输入端，并且使用输入信号来生成近似正交时钟和近似同相时钟。I/Q校正电路被配置为在第一正交输入端处接收近似正交时钟并在第一同相输入端处接收近似同相时钟，并且在第一正交输出端处输出改善后的正交时钟并在第一同相输出端处输出改善后的同相时钟。

相关申请的交叉引用

本申请要求2018年3月15日提交的美国临时专利申请第62/643,625号的优先权和权益，其内容通过引用被整体并入本文。

背景技术

本公开的一些实施例大体上涉及正交时钟生成。

串行链路包括经由信道被连接到接收器的发送器。在许多情况下，除了任何数据之外，发送器还向接收器转发互补高速时钟。接收器通常对时钟和数据信号执行补偿以解决由信道引入的任何偏斜。精确的去偏斜通常使用相位内插器，而相位内插器通常使用正交时钟。正交时钟(Q)是与同相时钟(I)偏移了90度的时钟。

图1描绘了现有技术的接收器，该接收器被配置为使用延迟锁相环(DLL)来生成正交时钟。

参考图1，现有技术的系统大体上依赖于用于放大输入信号的模拟前端(AFE)120以及用于产生同相和正交时钟分量(例如，I/Q)的DLL 100。信号由发送器经由信道110来供应，并且在接收器的模拟前端120处被接收。模拟前端120可以例如包括一个或多个滤波和放大级。DLL 100从模拟前端120接收修改后的信号，并且生成时钟的同相分量和正交分量(I/Q)。DLL 100包括多个部件，诸如延迟电路130、相位检测器140和电荷泵150。这些部件可以占用大面积且消耗相对较高的功率量。此外，DLL 100在时钟路径中引入了许多额外的级，这可能会增加抖动。因此，期待一种在时钟路径中需要更少的功率、空间以及更少的级的改善后的系统以及方法。

以上信息仅用于增强对本公开的实施例的背景的理解，因此可能会包含不构成现有技术的信息。

发明内容

本公开的一些实施例提供用于正交时钟生成的系统以及方法。在各种实施例中，正交时钟生成电路包括近似正交时钟生成器和第一I/Q校正电路。在各种实施例中，近似正交时钟生成器包括被配置为接收输入信号的输入端，并且使用该输入信号来生成近似正交时钟和近似同相时钟。在各种实施例中，第一I/Q校正电路被配置为在第一正交输入端处接收近似正交时钟并在第一同相输入端处接收近似同相时钟，并且在第一正交输出端处输出改善后的正交时钟并在第一同相输出端处输出改善后的同相时钟。

在各种实施例中，第一I/Q校正电路包括第一注入器缓冲器、第二注入器缓冲器、第一谐振器缓冲器、以及第二谐振器缓冲器。在各种实施例中，第一注入器缓冲器具有连接到第一同相输入端的输入端以及连接到第一同相输出端的第一注入器缓冲器输出端；第二注入器缓冲器具有连接到第一正交输入端的输入端以及连接到第一正交输出端的第二注入器缓冲器输出端；第一谐振器缓冲器连接到第一正交输出端和第一同相输出端；第二谐振器缓冲器连接到第一正交输出端和第一同相输出端。

在各种实施例中，近似正交时钟、改善后的正交时钟、近似同相时钟和改善后的同相时钟是差分信号。